登录
首页 » VHDL » 一个完整的设计DE2_project,希望对大家有所帮助,谢谢ok

一个完整的设计DE2_project,希望对大家有所帮助,谢谢ok

于 2022-04-18 发布 文件大小:18.28 MB
0 88
下载积分: 2 下载次数: 1

代码说明:

一个完整的设计DE2_project,希望对大家有所帮助,谢谢ok-A complete design DE2_project, everyone would like to be helpful, thank you ok

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • des加密算法的verilog语言的实现
    des加密算法的verilog语言的实现-des encryption algorithm to achieve the Verilog language
    2023-09-07 20:45:02下载
    积分:1
  • 利用EGO1数模混合口袋实验平台上的蓝牙模块与板卡进行无线通信 BLUE
    利用EGO1数模混合口袋实验平台上的蓝牙模块与板卡进行无线通信。使用支持蓝牙 4.0 的手机与板卡上的蓝牙模块建立连接,并且通过手机 APP 发送命令,控制 FPGA 板卡上的硬件外设。(The Bluetooth module on the EGO1 digital-analog mixed pocket experimental platform is used to communicate with the board. The Bluetooth 4.0-enabled mobile phone is used to establish a connection with the Bluetooth module on the board, and commands are sent through the mobile phone APP to control the hardware peripherals on the FPGA board.)
    2020-06-24 02:00:02下载
    积分:1
  • 加法计数器的VHDL工程,程序,仿真图形
    加法计数器的VHDL工程,程序,仿真图形-adder jishuqi de VHDL FANGZHEN ,CHENGXU
    2022-01-25 14:28:29下载
    积分:1
  • Verilog
    Verilog经典教程,很好的学习Verilog的书籍,对学习硬件编程很有帮助。(Verilog classic handbook, good learning Verilog books, to learn hardware programming helpful.)
    2013-08-19 11:02:51下载
    积分:1
  • stm8uart
    Demo program for use UART STM8S
    2013-09-05 03:18:35下载
    积分:1
  • asynchronous serial communication port of the FPGA, function (1) serial data rec...
    异步串口通信口在FPGA实现,功能有(1)串行数据接收的同步控制;(2) 串行数据发送的同步控制-asynchronous serial communication port of the FPGA, function (1) serial data receiver synchronization control; (2) the transmission of serial data synchronization control
    2023-06-21 16:25:03下载
    积分:1
  • count23
    一个简单的23计数器,用VHDL实现,可供初学者学习。(A simple 23 counters, with the VHDL implementation, available for beginners.)
    2010-05-10 13:30:44下载
    积分:1
  • PPM解码器
    本代码主要功能是PPM解码,采用Verilog语言,通过移位寄存器和组合电路实现解码。(The main function of this code is PPM decoding.)
    2020-12-10 18:29:19下载
    积分:1
  • 用VerilogHDL编写的,一个占空比为50%的6分频电路
    用VerilogHDL编写的,一个占空比为50%的6分频电路-prepared using Verilog HDL, a 50% duty cycle for the six sub-frequency circuit
    2023-06-23 12:25:03下载
    积分:1
  • ADS8325caiyang konfgzhi
    ADS8325caiyang konfgzhi
    2023-04-14 05:15:03下载
    积分:1
  • 696518资源总数
  • 105549会员总数
  • 12今日下载