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闪烁的LED spartan3a一醒
应用背景建筑行为是counterled恒clk_50mhz_freq：整数：= 50000000；恒blink_freq：整数：= 1；恒cnt_max：整数：= clk_50mhz_freq / blink_freq / 2 - 1；恒blink_freq2：整数：= 8；恒cnt_max2：整数：= clk_50mhz_freq / blink_freq2 / 2 - 1；恒cnt_max3：整数：= clk_50mhz_freq / blink_freq * 2 - 1；信号CNT：符号（24到0）；信号CNT2：符号（22到0）；信号cnt3：符号（27到0）；信号闪现：std_logic：=“1”；信号trigger_s：std_logic：=“0”；信号enableblink1s ；：std_logic：=“0”；开始过程（clk_50mhz）开始 ； ；如果（clk_50mhz = 1”和clk_50mhz"event）然后 ； ； ； ；trigger_s & lt；=触发；如果（不trigger_s触发）=“1”，然后enableblink1s & lt；=“1”；cnt3 & lt；=（别人= & gt；0）；如果结束；如果enableblink1s =“1”，然后如果CNT2 = cnt_max2然后CNT2 & lt；=（别人= & gt；0）；眨眼和不眨眼；其他的CNT2 & lt；= CNT2 + 1；如果结束；如果cnt3 = cnt_max3然后cnt3 & lt；=（别人= & gt；0）；enableblink1s & lt；=“0”；其他的cnt3 & lt；= cnt3 + 1；如果结束；还有其他的；如果碳纳米管= cnt_max然后CNT & lt；=（别人= & gt；0）；眨眼和不眨眼；其他的碳纳米管和碳纳米管+ 1；如果结束；如果结束；和，结束如果；和；结束过程；awake_led & lt；=眨眼；结束行为；关键技术图书馆的IEEE；std_logic_1164.all；std_logic_unsigned.all；numeric_std.all；counterled是端口（
- 2022-03-24 04:02:07下载
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verilog_show10
基于VHDL编写的10进制显示输出，基于16进制的10进制控制，适合初学者(VHDL-based display output written in decimal, hexadecimal, 10 hexadecimal-based control, suitable for beginners)
- 2011-11-21 14:29:56下载
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FPGA开发全攻略
FPGA设计攻略及流程，包含时序收敛和引脚约束(FPGA design strategy and process, including time series convergence and pin constraints)
- 2017-12-12 16:30:52下载
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非常优秀的国外VHDL设计教程，可进行MODELSIM模拟等操作
非常优秀的国外VHDL设计教程，可进行MODELSIM模拟等操作-Excellent foreign VHDL design tutorial, it can conduct operations such as ModelSim Simulation
- 2023-05-15 08:55:03下载
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可配置CRC参考设计 xilinx提供的VHDL
可配置CRC参考设计 xilinx提供的VHDL-configurable CRC reference design for Xilinx VHDL
- 2022-01-23 10:27:39下载
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采用硬件描述语言Verilog HDL实现人回答功能，H.
用verilog hdl硬件描述语言实现多人抢答器功能，有计时，计分，报警等功能。-Using hardware description language verilog hdl people realize Answer feature, have timing, scoring and alarm functions.
- 2022-03-17 02:15:20下载
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PWM
飞思卡尔智能车芯片模块程序 MC9S12XS128 测试通过(freescale smart car for MC9S12XS128)
- 2011-08-04 10:34:33下载
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ml50x_schematics
xilinx公司的virtex-5开发板原理图 需要的可以下载看一下 希望对你有帮助(xilinx company virtex-5 development board schematics can download look you want to help)
- 2012-09-12 08:49:31下载
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AHB_to_Wishbone_Verilog
说明： 该源代码包是AHB总线到Wishbone总线的交接器，包括以下4个部分：RTL源代码，测试平台，软件测试程序，说明文档。(This source package is the AHB bus to Wishbone bus bridge(wrapper).It has the following 4 parts: RTL codes, testbench, software simulating files, help documents.)
- 2021-01-22 14:48:40下载
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使用CPLD进行驱动电机演示，使用硬件编程语言，适合初学者
使用CPLD进行驱动电机演示，使用硬件编程语言，适合初学者-use of motor-driven CPLD for a demonstration of the use of hardware programming language, suitable for beginners
- 2023-01-01 07:05:08下载
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