登录
首页 » VHDL » 这是DES的Verilog源代码(数据加密标准)是用来在N.

这是DES的Verilog源代码(数据加密标准)是用来在N.

于 2022-04-21 发布 文件大小:19.69 kB
0 124
下载积分: 2 下载次数: 1

代码说明:

This is verilog source code for DES(Data Encryption standard) which is used in network security.

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • reader
    实现verilog读写txt文件,从sut.txt从读取数据,进行操作后,写入out.txt(Realize verilog read and write txt file)
    2020-11-15 21:29:41下载
    积分:1
  • KEY SCAN VHDL
    自己写的键盘的扫描4乘4的键盘VHDL 很好用的-KEY SCAN VHDL
    2022-07-16 19:10:38下载
    积分:1
  • or2a
    使用vhdl语言设计一位全加器,在仪器上下载并实现LED灯的闪亮(A full adder design)
    2013-09-26 18:24:15下载
    积分:1
  • performance with rayleigh
    说明:  matlab bpsk with rayleigh performance expirement
    2020-06-24 21:40:01下载
    积分:1
  • fir_filter
    LOW pass FIR filter for multirate processing
    2015-02-09 09:59:02下载
    积分:1
  • dda
    该程序描述了运用FPGA 实现DDA圆弧插补运算(FPGA DDA)
    2020-11-29 13:09:28下载
    积分:1
  • taxivalue
    我用FPGA来实现,这是一个出租车计价器,用来计算里程,我已在Quartus 2实现。(I used the FPGA to achieve, this is a taxi meter, calculate the mileage, I have been in quartus 2 to achieve.)
    2020-07-12 19:08:52下载
    积分:1
  • FPGA_PSK
    说明:  可以实现2PSK的信号调制,已经过Modelsim波形仿真(It can realize 2PSK signal modulation and has been simulated by Modelsim waveform.)
    2019-05-09 16:29:17下载
    积分:1
  • 实验课的作业,包括半加器、全加器、加/减法器,使用逻辑图和VHDl描述,包括分析和报告。...
    实验课的作业,包括半加器、全加器、加/减法器,使用逻辑图和VHDl描述,包括分析和报告。-experiment include the operation of a half adder, full adder, plus/subtraction device, and the use of logic diagram VHDl description, including analysis and reporting.
    2022-12-20 07:25:03下载
    积分:1
  • 10_ImageEdge
    基于System Generator的图像处理工程,多媒体处理FPGA实现的源码,图像边缘提取(System Generator based image processing engineering, multimedia processing FPGA implementation source code, image edge extraction)
    2020-10-23 20:27:22下载
    积分:1
  • 696516资源总数
  • 106571会员总数
  • 2今日下载