-
source
ＦＰＧＡ与ＳＤＲＡＭ 的 ＶＨＤＬ 接口设计(ｔｈｅ interface of FPGA and SDRAM)
- 2012-03-28 22:17:19下载
- 积分：1
-
Altera-LVDS_IP
自己总结的Altera_LVDS的IP核的设计及仿真分析，已在实际工程中应用到，并且带有源代码和仿真代码，总结的文档，非常有用。(My summary of the Altera_LVDS IP kernel design and simulation analysis, has been applied in practical engineering, and with source code and simulation code, summary of the document, very useful.)
- 2020-12-16 14:39:13下载
- 积分：1
-
EDA 双向端口的输入输出程序 快点来下在啊
EDA 双向端口的输入输出程序 快点来下在啊 -EDA port bi-directional input and output procedures to hurry up in the ah
- 2022-04-22 18:44:53下载
- 积分：1
-
liuy
一个精确时钟的v-log程序，只用一个全局时钟，增加了精确度(An accurate clock in the v-log program, only one global clock, increased accuracy)
- 2010-08-25 12:26:25下载
- 积分：1
-
WB_I2C
Routine for I2C in VHDL
- 2009-03-21 03:32:58下载
- 积分：1
-
jtag
verilog语言编写的jtag（边界扫描模块），初学的时候可以看看(verilog language jtag (boundary scan module), a novice when you can look)
- 2021-04-27 14:38:44下载
- 积分：1
-
4jieshuzilboqi
四阶数字滤波器 用不同的算法设计数字滤波器，并且有详细的是用方法(Fourth-order digital filter design with a different digital filter algorithms and a detailed method is)
- 2011-04-25 18:18:16下载
- 积分：1
-
gtx_drp
高速串行设计FPGA-GTX IP设置生成drp模块，可动态配置速率2.4Gbps，1.2Gbps，0.6Gbps，自适应链接(High-speed serial design FPGA-GTX IP setting generation drp module, dynamically configurable rate 2.4Gbps, 1.2Gbps, 0.6Gbps, adaptive link)
- 2021-01-19 22:38:43下载
- 积分：1
-
VHDL_SPISLAVE
spi-slave通信的vhdl实现及其仿真(VHDL implementation of spi-slave communication)
- 2017-12-16 18:28:15下载
- 积分：1
-
Verilog 下脉冲发生器的源代码，可用于模拟三相交流电过零点，主要用于调试一些类似SVC（无功补偿）控制器的一些算法...
Verilog 下脉冲发生器的源代码，可用于模拟三相交流电过零点，主要用于调试一些类似SVC（无功补偿）控制器的一些算法-Pulse generator under the Verilog source code, can be used to simulate three-phase alternating current zero-crossing point, mainly for debugging similar SVC (reactive power compensation) controller of a number of algorithms
- 2023-06-15 23:20:03下载
- 积分：1
