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bingchuan
说明： 简单的vhdl的四位并串转换程序，可以实现数据的并串转换(Simple vhdl string of four and the conversion process, can convert the data and the string)
- 2011-04-02 12:16:35下载
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ahb_sramc_svtb
ahb总线Verilog代码及sv仿真文件(ahb bus Verilog code and sv simulation code)
- 2021-05-14 14:30:02下载
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含移动储能单元的微网优化调度模型研究_吴婷
含移动储能的分布式电能优化调度，模型的处理与改进(Processing and improvement of distributed power optimization scheduling with mobile energy storage)
- 2018-10-17 10:18:53下载
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dds_test
直接数字式频率合成器DDS设计、Verilog。
产生的信号可以是正弦波或方波、三角波、锯齿波等，自选。
采用DDS技术，将所需生成的波形写入ROM中，按照相位累加原理合成任意波形。
此方案得到的波形稳定，精度高，产生波形频率范围大，容易产生高频。
本实验在设计的模块中，包含以下功能：
（1）通过 freq 信号输入需要的频率的值；
（2）通过 wave_sel 信号选择所需的波形；
（3）通过 amp_adj 信号选择波形放大的倍数。(DDS design of direct digital frequency synthesizer, Verilog.
The generated signal can be sinusoidal or square wave, triangular wave, sawtooth wave and so on, optional.
By using DDS technology, the required waveforms are written into ROM, and arbitrary waveforms are synthesized according to the principle of phase accumulation.
The waveform obtained by this scheme is stable, accurate and easy to generate high frequency waveform.
This experiment includes the following functions in the designed module:
(1) Input the required frequency value through freq signal;
(2) Choosing the required waveform by wave_sel signal;
(3) Select the multiplier of waveform amplification by amp_adj signal.)
- 2019-01-19 16:07:50下载
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移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1....
移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1.
乘法算法采用原码移位乘法，即对两个操作数进行逐位的移位相加，迭代4次后输出结果。具体算法：
1. 被乘数和乘数的高位补0，扩展成8位。
2. 乘法依次向右移位，并检查其最低位，如果为1，则将被乘数和部分和相加，然后将被乘数向左移位；如果为0，则仅仅将被乘数向左移位。移位时，被乘数的低端和乘数的高端均移入0.
3. 当乘数变成全0后，乘法结束。
-err
- 2022-04-10 04:29:26下载
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vga
Link the VGA adapter located in the altera DE2board to a monitor
- 2016-08-05 20:13:20下载
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DDS
说明： 使用Verilog，以Quartus II 为平台，编写了一个DDS信号发生器程序。(Using Verilog and Quartus II as the platform, realizing the DDS signal generator program .)
- 2020-11-26 17:12:26下载
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CORDIC FPGA使用Verilog程序实现
cordic的verilog程序
用ＦＰＧＡ实现-CORDIC FPGA using the Verilog procedures realize
- 2022-05-29 16:40:15下载
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IIC主设备的代码实现（verilog),从设备模型
IIC主设备的代码实现（verilog),从设备模型-IIC main equipment of the code (verilog), from the device model
- 2022-09-07 15:50:02下载
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dianzhen(ok)
驱动8*8点阵块显示汉字，可以自己根据要显示的内容随意更改，已通过验证。(Blocks of 8* 8 dot matrix drive display Chinese characters, you can display the content according to their random changes, has been verified.)
- 2010-12-28 16:42:07下载
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