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half_adrrrrder
FPGA上的一个半加器实例程序，通过测试，可以直接运行在fpga开发板上。(One and a half adder example on FPGA program, through the test, can be run directly on the FPGA development board)
- 2013-12-01 12:01:31下载
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SPI接口的实现以及对外设的读写操作，其中包扩了几种工作方式，同时可以读取外设的版本号，传输速率可以达到2Mbps...
SPI接口的实现以及对外设的读写操作，其中包扩了几种工作方式，同时可以读取外设的版本号，传输速率可以达到2Mbps-SPI interface implementation, as well as read and write operations on the peripheral, which extended several work packages at the same time can read the version number of peripherals, transfer rate up to 2Mbps
- 2022-03-19 12:53:00下载
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ethmac10g_latest.tar
10G高速以太网mac VERILOG源码
可仿真可实现(10G high speed Ethernet MAC verilog code
can be used for synthesis or inplementation)
- 2015-08-19 17:39:02下载
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Flash
FPGA Verilog控制FLASH片外读写(Verilog Controls FLASH Out-of-Chip Read-Write)
- 2020-06-22 21:40:01下载
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Lesson1
FPGA课件，个人感觉不错，希望对大家有帮助(FPGA software, personal feel good, I hope all of you help)
- 2009-06-13 10:27:35下载
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the realization of paragraph ep2c5 register verilog language, quartus 2 Simulati...
ep2c5 实现 段寄存器
verilog语言，quartus 2 仿真-the realization of paragraph ep2c5 register verilog language, quartus 2 Simulation
- 2022-03-15 03:31:41下载
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基于DDS的移相信号发生器的设计
4、各个功能的主要源程序
1、移相模块：
= 1 * GB2 * MERGEFORMAT ⑴、相位累加器：
architecture one of add32 is
begin
s
- 2023-02-10 04:25:04下载
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cnt
在ise开发环境下，建立顶层模块和子模块的层次结构，其实现的功能是一个可复位课暂停开始继续的建议秒表(In ise development environment, establish a hierarchy of top-level modules and sub-modules, and its function is to achieve a resettable class resumes proposal to suspend the stopwatch)
- 2014-11-03 19:35:21下载
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Spartan 3E
这种设计将允许您调查是 1k 位保护与SHA-1 发动机内部 EEPROM 的达拉斯半导体 DS2432 装置。该装置具有一个有趣的 1 线界面，用来提供电力和双向的沟通。设计采用 PicoBlaze 来执行所有 1 有线通信协议和您通过 RS232 串行端口的 PC 上提供简单的用户界面 （使用超级终端或类似）。一些 DS2432 命令都完全支持的而其他人可以进行调查，使用简单的字节写入和读取字节的选项。
- 2023-04-04 08:55:03下载
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眼电图形刺激器设计
完成黑白全屏半屏棋盘格、红绿全屏半屏竖条栅、蓝绿全屏半屏横条栅六种图形格式之间的循环转换，用FPGA实现VGA显示。 设计方案的顶层文件需有几个模块构成：锁相环模块，分频定时模块，时序控制模块和显示模块。每个模块首先用VHDL语言 完成实现并仿真，再生成模块放在顶层的block文件中。锁相环模块作用是把硬件实验板的50MHz转换为适用于VGA800*600 的40MHz时钟；定时模块定时5秒，每5秒转换一种图形显示方式；时序控制模块用于扫描及消隐，使能够正常显示；显示模块 用于显示。各模块正确连线、定义引脚和仿真后，可以下载到FPGA中，连接显示器来显示，六种图形方案每5秒转换，循环。
- 2022-01-22 08:35:40下载
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