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altera实现的UDP协议(Verilog实现)

于 2022-04-27 发布 文件大小:529.58 kB
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代码说明:

Verilog实现的udp协议,比网络上的资源更加丰富,想要了解altera tse相关源码,就大胆下载吧,给你想要的一切。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • IQ解调器
    我在这方面没有经验verilog.now公司我在做iq解调器项目。所以请提供解调器的verilog代码项目.iq解调器项目包括射频数据、混频器、低通滤波器、同相分量I、正交分量Q。
    2022-03-24 01:05:53下载
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  • 异步FIFO代码
    异步fifo设计代码,包含完整过程,需要的朋友可以参考,实际设计代码,参考了多个版本,通过了项目验证,已经实际应用。
    2022-02-24 12:15:30下载
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  • emmc_cmd_interface_module
    emmc控制芯片CMD命令线主机接口模块,(emmc control chip CMD command line host interface module)
    2021-02-09 11:19:53下载
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  • 位同步实验程序参考bitsynchro
    自己写的位同步实验程序参考,该算法需要发送和接收方的频率比较稳定时,可以很快地达到位同步,且十分稳定。位同步是通信技术的基础之一,希望对大家学习有所帮助。(The program is a reference used for bitsynchro writed by myself.When the both send s and receive s frequency are stable,the program can reach bitsynchro fastly.)
    2013-02-01 11:21:03下载
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  • 异步fifo
    常用的异步FIFO empty full 标志位 读出剩余usedrd 写入数量usedwr
    2022-07-20 00:30:07下载
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  • 4x4-Keypad
    fpga的一个小程序用于3s500e 4*4键盘模块(fpga is a small program used 3s500e 4* 4 keyboard module)
    2013-07-21 11:41:36下载
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  • lab4
    xilinx 的edk软件的应用软件开发入门 (xilinx edk)
    2010-08-05 00:56:59下载
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  • turbo_dinter
    说明:  电网协议信道解交织器设计FPGA实现,适用于PB16的宽带电力线载波通信(Grid protocol channel deinterleaver design FPGA implementation, suitable for PB16 broadband power line carrier communication)
    2020-05-08 15:53:18下载
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  • vhdl_lms
    vhdl 语言实现的lms算法的自适应滤波器 两种实现方式 包括改进(VHDL language lms algorithm adaptive filter implemented in two ways including improved)
    2012-04-26 18:15:02下载
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  • lmf
    在ISE下,FPGA产生线性调频信号,并且产生信号的参数可调(In ISE, the FPGA generates a linear frequency modulation signal, and the parameters of the signal are adjustable.)
    2018-03-29 15:31:15下载
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