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led1
说明： 点亮led流水灯，通过调用锁相环，可以更改对应的时钟。(Lighting the LED pipelining lamp, the corresponding clock can be changed by calling the phase-locked loop.)
- 2020-06-16 07:00:01下载
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shukongfenpinqi
数控分频器的设计
数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，例3的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。(NC NC divider divider design of its function is when the input given different input data, input the clock signal will have different frequency than, for example 3 is to use the NC prescaler count preset value of the adder parallel counter design is completed, the method is to count the number of overflow bit with preset load to the input signal phase.)
- 2008-12-13 09:56:51下载
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pc104接口的verilog代码，仅供参考
pc104接口的verilog代码，仅供参考-pc104 verilog interface code for reference purposes only
- 2022-12-27 10:00:03下载
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基于FPGA的数字钟设计
基于FPGA的数字钟的设计，外部时钟32MHz，通过分频器得到秒脉冲，用于正常工作时的计数脉冲。通过分频还得到一个5ms的脉冲，用于按键的消抖（具体原理可见程序）。输入的信号有三个：1.时钟信号2.校时模式设置按键3.校时调整按键，输出通道6位数码管。共有：校时模块，24计数的小时计数模块，60计数的分钟计数模块，60计数的秒钟计数模块。
- 2022-04-01 05:03:17下载
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Uart2Sdram2TFT_sobel
说明： 使用FPGA实现sobel边缘检测的图像处理算法，更改后可直接使用在自己的系统上。(FPGA is used to implement the image processing algorithm of Sobel edge detection, which can be directly used in its own system after change.)
- 2019-12-30 19:40:45下载
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v5_emac
以太网的FPGA程序实现以太网的FPGA程序实现以太网的FPGA程序实现(enternet verilog fpga)
- 2013-12-15 23:08:11下载
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IIC主设备的代码实现（verilog),从设备模型
IIC主设备的代码实现（verilog),从设备模型-IIC main equipment of the code (verilog), from the device model
- 2022-09-07 15:50:02下载
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duishuizhtai
matlab 并行程序parfor用法matlab 并行程序parfor用法(matlab 并行程序parfor具体用matlab 并行程序parfor用法)
- 2020-07-03 17:40:02下载
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GPSDECODE
完成GPS的IRIG_B码解码，已经模块化，并且有详细的中文注释(Completed the GPS IRIG_B of decoding modular, and there are detailed notes in Chinese)
- 2021-04-07 16:09:01下载
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frame_decode_and_encode
一个用Verilog编写的编帧、解帧及码速匹配的程序，相当经典(Verilog prepared with a series of frames, frames and solutions yards speed matching procedures, rather classic!)
- 2006-07-12 15:10:07下载
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