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软件开发环境ISE 7.1i仿真环境：ModelSim SE 6…
软件开发环境：ISE 7.1i
仿真环境：ModelSim SE 6.0
1. 这个实例实现通过ModelSim工具实现一个具有“百分秒，秒，分”计时功能的数字跑表；
2. 工程在project文件夹中，双击paobiao.ise文件打开工程；
3. 源文件在rtl文件夹中，paobiao.v为设计文件，paobiao_tb.tbw是仿真测试文件；
4. 打开工程后，在工程浏览器中选择paobiao_tb.tbw，在Process View中双击“Simulation Behavioral Model”选项，若正确安装ModelSim，系统将自动打开ModelSim进行行为仿真，运行仿真即可得到仿真结果。-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.01. Realize this instance through the ModelSim tool realize a
- 2022-02-19 23:39:17下载
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通过vga通讯控制显示器显示七彩条文，通过quartus编译的程序，可用...
通过vga通讯控制显示器显示七彩条文，通过quartus编译的程序，可用-Communication and Control through the vga display colorful provisions quartus compiled through the procedures that can be used
- 2022-01-22 17:41:13下载
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HW2+李东方+2019211409
说明： 基于数据通路和控制器的高校简单PPM设计(PPM design based on datapath and controller)
- 2020-11-25 02:19:32下载
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这是一个FIR低通滤波器，以
一个FIR低通滤波器,最小阻带衰减-30db,带内波动小于1db．用MAXPLUS2设计与仿真。-This is a FIR LPF, with-30dB in stop-band and sigma is less than 1dB. It is designed and simulated on MAXPLUS2.
- 2022-04-29 09:43:31下载
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用verilog写的很好的cpu core
用verilog写的很好的cpu core-using Verilog write a good cpu core
- 2023-06-03 16:40:03下载
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采用硬件描述语言Verilog HDL实现人回答功能，H.
用verilog hdl硬件描述语言实现多人抢答器功能，有计时，计分，报警等功能。-Using hardware description language verilog hdl people realize Answer feature, have timing, scoring and alarm functions.
- 2022-03-17 02:15:20下载
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fir
vhdl code for fir filter
- 2011-02-18 11:51:26下载
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xa880
Join repetitive control, Very convenient to use, Iterative self-organizing data analysis.
- 2017-07-30 23:02:42下载
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VHDL实现简单的8位CPU
doc文件上有源代码
VHDL实现简单的8位CPU
doc文件上有源代码-VHDL simple eight CPU doc documents Active code
- 2023-01-26 05:05:03下载
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本例为DAC0832接口电路VHDL原代码
本例为DAC0832接口电路VHDL原代码-The DAC0832 Interface Circuit Example for VHDL source code
- 2022-08-14 02:36:10下载
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