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频率除以 3 计数器
频率除以 3 的计数器。用于筛选器图形。所需的频率获取除以 3。
- 2022-03-26 18:51:30下载
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基于Verilog的IIC协议的实现
用Verilog代码来实现iic协议,主要是通过两个按键来控制读写命令,读取的数据最后用数码管显示出来,代码里面有很详细的注释和说明。
- 2022-04-25 01:39:18下载
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Verilog流水整除算法
借助于实际计算除法的经验,比如11(1011)除以2(0010)(注:以二进制的方式进行),我们首先会比较被除数的最高位是否大于等于除数2,显然该例中1小于10,那么商0,再向下一位看,此时为10,与除数相等,商1余数为0;继续看被除数后一位为1小于除数2,商0,再向下一位看,此时为10,与除数相等,商1余数为1;这样连续比较四次便得到了最后的结果。商为5(0101),余数为1;
- 2022-08-08 11:24:59下载
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divider
用VERILOG实现一个被除数为8位、除数为4位的高效除法器(With VERILOG implement a dividend for the 8-bit, 4-bit effective divisor divider)
- 2020-11-19 11:39:37下载
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说明: ADV7179芯片的驱动程序,基于FPGA硬件实现,已经验证可以使用(ADV7179 chip drivers, FPGA-based hardware implementation has been verified using)
- 2011-02-21 16:06:56下载
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Get-20-point
this program get 20 point from user and draw functions.
- 2014-01-09 03:25:06下载
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设计和ASIC平台实现DDR SDRAM控制器
专用的内存控制器是素数在不包含的微处理器的应用程序的重要性(高端应用)。内存控制器提供内存刷新指令信号,读取和写入操作和SDRAM的初始化。我们的工作将集中于ASIC双数据速率(DDR)SDRAM设计方法控制器位于DDR SDRAM和总线之间高手。控制器简化了SDRAM命令接口标准的系统的读/写接口,也优化的读/写周期的存取时间。双倍数据速率(DDR)SDRAM控制器使用Cadence RTL实现编译器。
- 2023-02-20 15:00:04下载
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电压采集系统
FPGA接AD模块通过数码管显示电压数据,将模拟信号转换成数字信号进而通过数码管实时显示电压,相当于一个简易的电压表。
- 2022-06-01 05:05:07下载
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AD9226
一个AD9226芯片的驱动,用FPGA写的。虽然简单,但是希望对各位有帮助(An AD9226 chip driver, FPGA written. Though simple, but I hope you will help)
- 2013-09-05 01:47:36下载
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FPGA数码管时钟显示
FPGA时钟显示程序,可以按照正常的时间,频率可调,数码管显示00-00-00,中间的-可改。只要采用嵌套的循环结构实现
- 2022-03-18 09:57:48下载
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