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Verilog 贪吃蛇
对于重点：蛇身控制算法，我开始的想法是将每个格子的坐标输入到存储器中，但由于过于繁琐和笨拙，我改为：保留头部的完整数据（位置、方向），其他部分只保留方向数据，并在VGA模块里面直接对蛇身进行控制，但是这个方案有一个弊端：它按照蛇身顺序刷新图像，每一帧图像只能刷新一个格子，时序存在问题并且刷新频率过慢，放弃了这个方案。
最终，将蛇身模块单独提出，各个模块协同工作，有效解决了时序问题和刷新问题。蛇身控制上，只控制蛇头，其他部位随头联动，完成了最终设计。
- 2022-05-07 16:06:25下载
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Xilinx ISE License
说明： Xilinx ISE License集合，包含Vivado、ise的破解license，安装ISE后loading license即可完成，最全的器件库(Xilinx ise license Collection, including Vivado and ISE cracking licenses. After ISE is installed, the loading license can be completed, which is the most complete device library.)
- 2021-01-19 23:28:43下载
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EMIF
EMIF接口调试代码，使用的是Verilog语言，FPGA与DSP通信，测试成功(EMIF interface debugging code that USES the Verilog language, FPGA and DSP communication, testing success)
- 2020-12-04 10:39:24下载
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sep_fram_v0.0
直接序列扩频系统的收发系统，可以进行参数配置(this is a Verilog program )
- 2016-03-01 13:22:03下载
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steper motor
stepper motor module on spartan 6 and 24MHz clock fequency
- 2019-03-10 15:44:31下载
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top
说明： FPGA程序的top.v文件，主要实现DDS信号发生器功能，通过定时器，可简单实现输出幅值无极跳变(FPGA procedures top.v documents, the main function of DDS signal generator, through the timer can be simple to achieve the output amplitude wuji hopping)
- 2008-12-05 16:18:28下载
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卡内基梅陇大学verilog课程讲义-unlocked
verilog讲义
卡内基梅陇大学verilog课程讲义-unlocked
卡内基梅陇大学verilog课程讲义-unlocked(Verilog Course Lectures at Carnegie Mellon, University Verilog Course Lectures at Carnegie Mellon University Verilog Course Lectures at Carnegie Mellon University)
- 2020-06-20 18:00:02下载
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my_uart
一个简单的UART串口程序，能实现数据的发送与接收，但没有奇偶校验等验证数据传输是否正确。(A simple UART serial program, can send and receive data, but there is no parity and other validation data is correct.)
- 2011-08-17 20:48:11下载
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键盘按键消抖
键盘按键消抖,短时间内的摁键键值采集，在规定时间内，如果存在按键的上升沿和下降沿，不予以采集，超过该时间，则采集为该键当前状态值
- 2022-08-10 06:33:27下载
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8位吠陀乘数
这里是verilog代码 ；8bit ；吠陀乘数还可以使用这个模块的设计…你想要更大的…
- 2022-06-26 00:41:05下载
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