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FloatPoint Arithmetic

于 2022-06-13 发布文件大小:27.44 kB

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代码说明：

Float Point Add, Multiply, and Divide arithmetic. You can change and modify the add block and reuse it in FPGA or ASIC chip. The running clock is dependent of the technology you used in the ASIC.

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DPD_project
预失真算法中，包络解波部分的verilog代码，有部分错误(envelope calculation of DPD algorithm ，verilong HDL language)

2014-04-26 15:45:21下载

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one_2017_v2
说明：一个编码解码系统，其中包含一个信号发生器（用查找表方式实现）、一个m序列生成器（用来编码和解码用）、一个FiFo队列用来做缓存以及用串口方式进行收发读取数据。(An encoding and decoding system, which includes a signal generator (implemented by look-up table), an m-sequence generator (used for encoding and decoding), a FIFO queue for caching, and a serial port for receiving, transmitting and reading data.)

2021-03-15 18:24:40下载

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Verilog
32位存储器Verilog附带test文件，可以在modulesim仿真还有加法、减法器，译码器等常用Verilog器件，都附带仿真test。(Memory test with Verilog)

2010-07-17 17:20:00下载

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Key-200893142940130
说明：关于地铁售票的一些功能基于自动买票的VHDL设计程序比较经典(Subway ticket on some of the features of the VHDL-based auto-buying classic design procedure)

2008-10-07 18:16:54下载

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demo6-beep
说明： demo6 蜂鸣器实验蜂鸣器演奏音乐(demo6 buzzer buzzer experiment playing music)

2020-12-27 22:59:02下载

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IIC-SOPC
SOPC系统的I2C代码直接可用，可作为ＩＰ核用到自己的系统中(SOPC system I2C code directly available, can be used as an IP core in your system)

2010-10-22 09:51:13下载

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r80515
r80515源代码，包含说明文档。FPGA验证通过(r80515 source code, including documentation. Verified by FPGA)

2011-04-19 10:14:01下载

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lab12_design_files
des code source vhdl sur fpga

2016-03-29 08:09:05下载

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同步FIFO的状态机实现
简单状态机描述的同步FIFO，包括读写计数器，空满标志位的控制。可实现顺序读写数据，包括测试文件，仿真结果正确。 filelist:fifo.v,fifo_test.v

2023-08-16 10:40:03下载

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udp_send1
基于FPGA的UDP硬件协议栈，全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。支持外部phy的配置，支持GMII和RGMII模式。以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data_valid, input gtx_clk, output logic tx_en(UDP hardware stack, written in system verilog, do nt need CPU.Projgect includes MAC Layer,support phy configuration.support gmii and rgmii mode. the interface is as the follows: input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data)

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