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dds在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过...

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dds在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过-dds dspbuilder under the VHDL source code and test incentives document matl ab model, the simulation under through modelsim

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基于fpga数字频率计的设计
数字频率计的设计，显示0~999的频率整个程序代码都是通过vhdl语言来完善的功能模块多样，详细的介绍了多模块的各个功能

2022-03-13 10:54:30下载

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CAL
基于BCD码的十进制ALU设计，可实现加减乘除的功能(BCD to decimal ALU based design can achieve the arithmetic function)

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8.4-ADC0809-VHDL-control-program
基于VHDL语言，实现对ADC0809简单控制(Based on VHDL language, to achieve the ADC0809 simple control)

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16bit-multiplier
实现verilog16位乘法器，verilog新手(achieve 16-bit multiplier)

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基数 4 蝴蝶算法的实现
给定的序列 x(n) 被摧毁成 4 序列的长度 N/4 每个。而不是划分用密度泛函理论计算成两半在 RAD2，种四分。N 点输入的序列被分成四个的子序列，x(4n)，x(4n+1)，，x(4n+2)，和 x （4n + 3），其中 n = 0，1，...N/4-1.Radix-4 使用日志4N 阶段，每个阶段有 N/4 蝴蝶。N/4 蝴蝶涉及每年阶段和阶段数目是日志4N N 点序列。因此，复杂的乘法次数是 3N/4 日志4N 和数目复杂的加法是 12N/4 日志4n。在基数 2 FFT 的比较复杂的乘法次数是减少 25%

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count23
一个简单的23计数器，用VHDL实现，可供初学者学习。(A simple 23 counters, with the VHDL implementation, available for beginners.)

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multiply
由verilog编写的乘法器，通过两个文件的调用实现。由于子模块的调用使得程序简化了许多。(Prepared by the Verilog multiplier, through the realization of the two documents call. As the sub-modules to simplify the procedure call makes a lot.)

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verilog
说明： i2c module，有i2c主机和从机模块(i2c module verilog VHDL base on i2c protocol)

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SRAM读写测试，每秒进行一次单字节SRAM读写，使用chipscope观察时序波形(SRAM read and write test, a single byte SRAM read and write every second, using chipscope to observe the timing waveform)

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