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边缘检测

于 2022-06-26 发布 文件大小:368.72 kB
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代码说明:

检测边缘(正或者负)并生成单一脉冲,脉冲持续 1 个时钟脉冲长度。 代码的测试台也包含在内。 如果你想同步不同信号过渡到异步信号,你会发现很有用,参考 https://www.doulos.com/knowhow/fpga/synchronisation/

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • pll
    fpga配置锁相环完整程序,使用quartus IP核,Verilog语言。(FPGA configuration PLL complete program, Verilog language.)
    2020-06-20 17:00:01下载
    积分:1
  • 0 2
    说明:  基于labVIEW,控制电机等工作实例,程序基本完整(Based on labVIEW, control motor and other working cases, the program is basically complete)
    2018-01-24 09:09:20下载
    积分:1
  • DIATAL_MATLAB_FPGA_AlteraVerilog
    [数字通信同步技术的MATLAB与FPGA实现——AlteraVerilog版]书中资源代码,非常好,分享, 希望大家下下!( U651 u0B3 u09108 u09108 u0103 u0101 u7801 uFF0C u975E u5HR U597D uFF0C u5206 u4EAB uFF0C u5E0C u671B u5927 u5BB6 u4E0B u4E0B uFF01)
    2017-05-11 13:47:58下载
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  • shift_regeister
    用blockram实现移位寄存器,开发语言为verilog hdl(Shift register with blockram achieve the development language for the verilog hdl)
    2020-08-13 22:18:29下载
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  • design_pcie-based-on-FPGA
    the interface design of pcie based on FPGA
    2015-12-17 15:52:45下载
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  • gtx_drp
    高速串行设计FPGA-GTX IP设置生成drp模块,可动态配置速率2.4Gbps,1.2Gbps,0.6Gbps,自适应链接(High-speed serial design FPGA-GTX IP setting generation drp module, dynamically configurable rate 2.4Gbps, 1.2Gbps, 0.6Gbps, adaptive link)
    2021-01-19 22:38:43下载
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  • addsub32bit
    32bit floating point addition
    2021-04-06 18:19:02下载
    积分:1
  • Advanced-FPGA-Design
    高级FPGA设计__结构、实现和优化,中文翻译版(Advanced FPGA Design- Architecture, Implementation, and Optimization)
    2021-04-01 11:09:08下载
    积分:1
  • 可以在Verilog HDL协议实现
    本控制器与博世参考模型测试
    2023-04-23 22:15:03下载
    积分:1
  • 4*4键盘扫描程序,以上机验证可用
    该程序实现了4*4键盘的扫描功能,并且在xilinx basys2实验板上验证可以运行,在压缩包内是完整的程序供大家参考
    2022-06-14 14:25:01下载
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