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mutiplier
说明： 用VHDL语言仿真乘法器设计, 经过modelsim仿真， synplify综合，并下载进FPGA验证(Multiplier design using VHDL, simulation, after modelsim simulation, synplify synthesis, and downloaded into a FPGA verification)
- 2009-08-28 13:28:04下载
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DC_EX verilog 实现
pipeline 的基础，用于各种technique 的 test bench.
- 2022-02-14 05:22:35下载
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base_4_fft
基4FFT原理及MATLAB实现，基本原理，编程思想等(base——4 FFT principle and MATLAB implementation, the basic principles of programming ideas, etc.)
- 2016-01-28 16:52:37下载
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人脸识别（3D）
基于高清视频的3D人脸识别源代码，四万多行，经过FPGA实际验证，最近调试完毕。(The source code of 3D face recognition based on HD video, more than 40,000 lines, has been verified by the actual FPGA, and has been debugged recently.)
- 2019-07-01 16:22:46下载
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CRC
自己写的CRC的Verilog代码，在网上收集的crc相关的代码以及crc的matlab仿真代码(The CRC Verilog code written by myself, CRC related codes collected on the Internet and CRC matlab simulation code)
- 2020-06-17 15:42:36下载
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汉/解码器
应用背景执行汉明编码和解码的32bit数据。关键技术Verilog代码的执行，汉明码在单时钟周期的32位数据编码。 ；Verilog代码进行汉明编码解码和单时钟周期的32位数据纠错。 ；试验台包括验证码。 ；在artix-7 100t现场可编程门阵列测试。简化的界面。
- 2023-03-26 14:00:03下载
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altera 以太网
资源描述利用ALTERA FPGA+DM9000实现以太网通讯，包过DM9000驱动,DE2开发板的应用范例，简化的TCP/IP协议，以及各种相关论文
- 2022-03-23 19:01:16下载
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ComChange-12061629
并行读写14路串口数据，数据被写入FIFO，在收到读写信号后，SPI发送数据出去(Parallel read and write 14 serial port data, SPI send data)
- 2019-03-13 01:38:44下载
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Block-cipher-lock
密码锁verilog源代码，包括四个七段数码管显示模块，设置密码以及输入密码校验模块(Password lock Verilog source code, including four of seven digital tube display module, set the password and password verification module)
- 2014-01-11 23:57:19下载
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spi的验证ip
用SystemVerilog写spi通信模块的验证ip结构简洁，容易上手可以作为spi设计中的验证之用
- 2022-02-14 06:19:44下载
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