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mutiplier
说明： 用VHDL语言仿真乘法器设计, 经过modelsim仿真， synplify综合，并下载进FPGA验证(Multiplier design using VHDL, simulation, after modelsim simulation, synplify synthesis, and downloaded into a FPGA verification)
- 2009-08-28 13:28:04下载
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StepMotor_CurrentLoop
说明： 实现二项混合式步进电机的驱动，和步进电机的细分程序。(The driving of binomial hybrid stepper motor and the subdivision program of stepper motor are realized.)
- 2020-06-21 02:20:01下载
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实现在屏幕上显示绿色和红色相间的水平条纹
实现在屏幕上显示绿色和红色相间的水平条纹。其中，vga_640x480模块将产生行同步信号hsyn和场同步信号 vsync; vga_stripes模块将产生red、green和blue三个输出。(The horizontal stripes of green and red are displayed on the screen. Among them, vga_640x480 module will produce line synchronization signal Hsyn and field synchronization signal vsync; vga_stripes module will produce red, green and blue three outputs.)
- 2020-06-24 02:00:02下载
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StepperMotorDrivepinassign
stepper motor vhdl pin assignments and code
- 2011-08-12 23:15:46下载
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SDC_RDC
基于FPGA的双通道旋转变压器测角系统硬件设计，分析的比较清楚。(FPGA based dual channel rotary transformer angle measurement system hardware design, analysis of the relatively clear.)
- 2011-08-07 20:23:10下载
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中值滤波verilog
中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog中值滤波verilog
- 2023-03-28 00:30:04下载
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锁相环Verilog代码
锁相环是通信领域最基本的元件，同时在FPGA上也有广泛的应用，本代码是锁相环PLL的Verilog HDL代码，简单易读，能够实现PLL基本的锁相、分频等功能
- 2022-01-26 00:06:30下载
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3to8 解码器与语言
3 到 8 解码器使用 case 函数
玩得愉快
- 2022-01-26 07:55:40下载
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vhdl_ders_1_temel_bilgiler
VHTL PROGRAMMING COURSE
- 2009-07-11 22:24:59下载
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crc16_8
modbus通讯必须的校验码生成器，可以直接使用(modbus crc16/8 free use)
- 2020-10-22 10:47:23下载
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