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textiowrite
quartus ii 环境下，一个完整的利用TEXTIO仿真的源代码，包括读数据文件和输出数据到文件。(Under quartus ii environment, a complete simulation using TEXTIO source code, including reading data files and output data to a file.)
- 2014-02-03 23:56:30下载
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FIR 滤波器石英项目
数字信号处理器 （DSP） 应用低功耗有限脉冲响应 （FIR） 滤波器。因为它是数据通路的算术建筑变化，提出的体系结构可以应用于任何分层的体系结构，功率在哪里的主要制约因素。设计了研发的 Verilog HDL 模型。
- 2023-02-01 14:45:03下载
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verilog 控制ad7705读写
ad7705通过spi时序进行读写，通过fpga模拟spi时序对adc进行读写，首先写入通信寄存器20h，时钟寄存器0C，通信寄存器10，设置寄存器40H，然后写通信寄存器进行读取。
- 2022-02-05 07:27:37下载
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LDPC最小和算法校验节点更新单元CNU verilog设计
16输入校验节点更新单元，实现分离、分类、比较，最终输出与端口对应的最小值(即除去自身以外的最小值)。内附仿真结果图，供大家理解。
- 2023-05-07 13:10:03下载
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FPGA控制AD7705进行AD采样verilog代码
FPGA控制AD7705进行AD采样verilog代码，测试了可以直接用
- 2022-11-14 18:50:03下载
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VC707_MIG_DDR3
说明： VC707_MIG_DDR3.sim文件夹中是仿真的文件：testbench和DDR3模型参数
VC707_MIG_DDR3.srcs文件夹中是源文件，包含DDR3的控制、收发模块、顶层文件(VC707_ MIG_ In ddr3.sim folder are simulation files: testbench and DDR3 model parameters
VC707_ MIG_ Ddr3.srcs folder is the source file, including DDR3 control, transceiver module, top-level file)
- 2020-10-16 19:20:53下载
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verilogVGA驱动
完整的verilog编写的源代码，根据实际所用的器件，修改相关参数，就可实现VGA的驱动。
- 2023-06-15 03:31:33下载
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ps2_lcd
此代码能够使得键盘控制液晶，实时的进行书写，按下Backspace清屏(This code enables the keyboard to control the LCD, in real-time writing, press Backspace clear the screen)
- 2013-01-27 11:04:40下载
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SimpleVOut-master
SimpleVOut (SVO) is a simple set of FPGA cores for creating video signals
in various formats. The cores connect using AXI-streams. Most configurations
(resolution, framerate, colordepth, etc.) are set at compile-time using
Verilog parameters. See svo_defines.vh for details on those parameters.
- 2020-06-24 21:20:01下载
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ARM-Verilog-HDL-IP-CORE
ARM处理器的IP核，用verilog编写的，对处理器和相关的CPU架构知识有很大帮助。(ARM processor IP core, written in verilog processor and CPU architecture knowledge.)
- 2020-09-21 10:27:52下载
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