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VHDL

于 2022-07-01 发布 文件大小:3.76 MB
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软件式的VHDL学习工具,能帮助你更好的掌握VHDL的应用-VHDL-based software, learning tools, can help you better grasp the application of VHDL

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  • Crazy_FPGA_Examples
    crazy bingo 韩彬将要出版的新书《FPGA设计技巧与案例开发详解》中的所有配套例程源码,主要涉及视频开发方向。(All the supporting source code routines crazy bingo Han Bin will be published book FPGA design techniques and case development explain in the video, mainly relates to the development direction of.)
    2020-10-19 18:47:25下载
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  • 一个可用的很不错的DDS 频率合成程序,用VHDL语言编写
    一个可用的很不错的DDS 频率合成程序,用VHDL语言编写-Available is a good DDS frequency synthesis procedures, using VHDL language
    2022-11-29 23:55:03下载
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  • 有业主从PCI PCI、PCI目标是开源的,是项目的发展。
    内有一PCI 主 和PCI从,PCI TARGET 都是公开代码的,是工程文件,有仿真工程,使用说明。觉得好的就推荐一下。 本PCI_HOST目前支持: 1、 对目标PCI_T进行配置; 2、 对目标进行单周期读写; 3、 可以工作在33MHZ和66MHZ 4、 支持目标跟不上时插入最长10时钟的等待。 ALTERA的PCI竟然收费的!!!软件里面调试仿真了半天,终于调通了,到了下载就突然弹出窗口说包含了有限制的IP CORE,是限制使用的-There is a PCI from PCI proprietors, PCI TARGET is open source, is the project document, there is simulation project, for use. Feel good about the recommendation. The PCI_HOST currently supports: 1, on the target configuration PCI_T 2, on the target for single-cycle read and write 3, can work in the 33Mhz and 66MHZ 4, to support the goals behind to insert a maximum of 10 clock hours of waiting. ALTERA the PCI even charges! ! ! Inside simulation software debugging for a long time, and finally had transferred to the download on the sudden pop-up window that contains a limited IP CORE, is to restrict the use of
    2022-06-15 03:52:50下载
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  • (2,1,9)卷积编解码器,译码部分采用Vitebi译码算法,设计使用Verilog HDL语言,在Modelsim平台下仿真通过
    (2,1,9)卷积编解码器,译码部分采用Vitebi译码算法,设计使用Verilog HDL语言,在Modelsim平台下仿真通过-(2,1,9) convolutional codec, decoding part decoding algorithm used Vitebi design using Verilog HDL language simulation in ModelSim platform through
    2022-05-25 02:39:25下载
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  • 在FPGA高速ADC-ADC08D1000沟通
    这是由阿龙利开发的程序,以控制ADC08D1000模拟 - 数字设备中的FPGA,赛灵思的Virtex-4 SX35 FPGA此处应用,DCM的用于控制FPGA中的时钟路径,所述时钟源是AD9517该PLC控制的FPGA中的串行端口
    2022-01-25 18:39:36下载
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  • 24_Timer
    使用Verilog编写的24位定时器,具有apb 总线接口,可以设置工作方式和计数初值。(The 24-bit timer written by Verilog has APB bus interface, which can set working mode and count initial value.)
    2021-04-27 21:38:44下载
    积分:1
  • router_routing
    片上网络NOC基于fpga实现的,routing模块。(NOC-chip networks realized fpga-based, routing module.)
    2021-03-03 17:19:32下载
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  • AD9226
    一个AD9226芯片的驱动,用FPGA写的。虽然简单,但是希望对各位有帮助(An AD9226 chip driver, FPGA written. Though simple, but I hope you will help)
    2013-09-05 01:47:36下载
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  • bin2deci
    程序来自《现代通信系统-使用matlab》英文版 已经调通!并加上了注释。 希望对大家有帮助4(fpga)
    2009-04-02 21:16:26下载
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  • LCD1602-TEST
    利用verilog驱动LCD1602 本实验是用LCD1602显示英文。(LCD带字库)(//Use verilog driver LCD1602// video tutorial for all of us 21EDA e-learning board// The experiment is LCD1602 display in English. (LCD with font))
    2013-12-16 13:51:35下载
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