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ABencode
FPGA实现增量式光栅尺正交脉冲解码，基于Verilog(FPGA realization of incremental grating ruler orthogonal pulse decoding, based on Verilog)
- 2020-11-21 20:59:36下载
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10_1_hdmi_test
说明： fpga的hdmi驱动，只包括视频信号没使用音频线，总体跟DVI控制一样，可参考DVI说明手册进行观看(driver of HDMI using fpga)
- 2020-03-01 15:49:44下载
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N-bits-by-M-bits
这是一个verilog代码实现的常用乘法器。设计的是通用N比特乘M比特的二进制乘法器(This is a common multiplier verilog code. Design of a generic N bits by M bits of the binary multiplier)
- 2013-10-05 19:44:52下载
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verilog 算术逻辑单元
串行进位加法器需要 串行进位加法器需要 串行进位加法器需要 串行进位加法器需要 逐级 进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少迟。 设二进制加法器的第 设二进制加法器的第 设二进制加法器的第 设二进制加法器的第 设二进制加法器的第 i位输入为 位输入为 Xi, Yi, Xi, Yi, Xi, Yi, Xi, Yi, 输出为 输出为 Si, Si, Si, 进位输入为 进位输入为 进位输入为 Ci ，进位输出为 ，进位输出为 ，进位输出为 ，进位输出为 Ci+1 Ci+1则有Si = XiSi = Xi Si = Xi Si = Xi⊕Yi ⊕CiCi+1 Ci+1 = Xi·Yi + Ci += Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci += Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)CiYi·Ci = Xi Yi +
- 2023-08-11 20:50:02下载
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MapCG
cpu与GPU协同计算一个同时支持GPU与CPU的MapReduce框架实现(cpu and GPU collaborative computing)
- 2014-12-04 23:06:54下载
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src
说明： 基于FPGA的w5300开发代码，使用与w5300芯片，目前代码已经经过长期测试(W5300 development code based on FPGA, using W5300 chip, the code has been tested for a long time)
- 2020-03-11 16:04:41下载
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H.265视频压缩的FPGA实现
说明： 使用verilog语言实现H.265压缩算法，能够实现实时视频数据的压缩传输(Using Verilog language to realize h.265 compression algorithm can realize the compression and transmission of real-time video data)
- 2020-06-29 02:40:01下载
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sdram-control-verilog
SDRAM控制器源码，内含完整的控制器verilog源代码和测试代码，超值哈。(This readme file for the SDR SDRAM Controller includes information that was not
incorporated into the SDR SDRAM Controller White Paper v1.1.)
- 2009-12-11 15:01:46下载
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counter
基于fpga的计数器模块 分频 可移植 完美实现(Perfect realization of frequency division and portability of counter module based on FPGA)
- 2020-06-20 21:00:01下载
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mul24x24
24位x24位的乘法器
十分详细24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器24位x24位的乘法器(24-bit x24-bit multiplier very detailed 24-bit x24-bit 24-bit x24-bit multiplier of the multiplier 24-bit x24-bit 24-bit x24-bit multiplier of the multiplier 24-bit x24-bit 24-bit x24-bit multiplier of the multiplication Explorer 24-bit x24 multiplier 24-bit x24-bit multiplier)
- 2009-06-08 10:00:58下载
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