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uart
串口通信通用模块，FPGA Verilog语言 ise，vivado环境(uart,FPGA Verilog, ise,vivado)
- 2020-06-22 07:20:01下载
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tongbu
使用VERILOG开发时钟同步算法，能够从数据信号中提取时钟信息，(Clock synchronization algorithm using VERILOG developed to extract the clock from the data signal information,)
- 2020-11-11 12:39:44下载
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sd_models_verilog
测试过可用的SD仿真模型，VERILOG语言(SD card simulation modle, test OK)
- 2021-02-26 20:09:37下载
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bmistree_Project_Proposal
project proposal of verilog language that is gud for beginners
- 2011-04-25 00:31:03下载
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c_fir_ppt
C语言写得FIR滤波器代码，简单实用，是学习滤波器设计的好材料，附带PPT滤波器设计说明(C language written FIR filter code, simple and practical, is a good learning materials of filter design, with PPT filter design
)
- 2020-07-04 03:00:02下载
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800 x 600 60 Hz VGA 控制器 FLEX10
800 x 600 60 hz VGA 控制器。简单的 verilog 代码。软件项目包括。
- 2023-08-31 17:50:05下载
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Project_Gbit
说明： pc与fpga之间通过千兆以太网交换机实现网络通信(Network communication between PC and FPGA via Gigabit Ethernet switch)
- 2020-06-17 20:40:04下载
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动态的仲裁者
应用背景系统芯片设计的性能很大程度上取决于其总线结构的效率。在系统芯片平台中使用的总线需要一个仲裁过程，因为它可以作为一个主程序的多个组件连接，因此发起一个交易。作为系统设计中的系统组件的数量增加关键技术由商业标准定义的通信架构是广泛存在的，在市场上。例如，OMI的PI总线，ARM的AMBA总线，Mentor Graphics的序列总线，IBM CoreConnect，对超音速的硅背板，和其他的silicore叉。该系统和AMBA使用固定优先级仲裁器。虽然仲裁协议是固定的，仲裁方案的选择通常取决于应用程序的要求
- 2022-03-14 19:34:02下载
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verilog语言的fpga全数字锁相环ADPLL程序
应用背景ADPLL数字锁相环在fpga上工程中有广泛的应用，程序有verilog语言编写关键技术全数字锁相环ADPLL由verilog HDL语言编写在FPGA上使用。
- 2022-02-12 07:22:59下载
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dds(1)
基于DDS的信号发生器设计。DDS,FPGA,Verilog。(Design of signal generator based on DDS.DDS,FPGA,Verilog.)
- 2017-07-11 16:36:38下载
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