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赛灵思XC2C256频率计的Verilog实现。mt10t7 7
Frequency meter Verilog implementation for Xilinx XC2C256. MT10T7 7-seg LCD used for output.
- 2022-03-26 03:57:37下载
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alter FPGA，包含sdram的nios系统开发实验完整工程文件
alter FPGA，包含sdram的nios系统开发实验完整工程文件-nios develop based nios IDE6.0，system involved an sdram
- 2022-02-13 18:25:41下载
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axi_master
自己写的 AXI master code(AXI master code)
- 2014-10-20 15:53:41下载
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verilog user guide
verilog语法说明，包含verilog golden reference guide，verilog 2001语法(verilog golden reference guide)
- 2018-05-08 22:50:16下载
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mult3
this is the multiplier 3 module for the reed solomon encoder
- 2009-03-23 17:22:55下载
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MATLAB产生单脉冲信号的数据 exp_rom
说明： 通过MATLAB产生单脉冲信号的数据，存储下来作为verilog代码实现的DDS的数据源，用于验证DA数据的ddio的调试是否有问题。(The data of monopulse signal generated by MATLAB is stored as the data source of DDS implemented by Verilog code to verify whether the ddio debugging of DA data is problematic.)
- 2020-06-23 04:40:02下载
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vhdl source code for 8 bit datapath logic
vhdl source code for 8 bit datapath logic
- 2022-07-04 04:52:16下载
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ldpc
低密度校验码 ，很好用的代码，功能已经实现编码和译码(fpga ldpc)
- 2014-04-09 10:24:51下载
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vhdl经典源代码――键盘接口设计，入门者必须掌握
vhdl经典源代码――键盘接口设计，入门者必须掌握-vhdl classical source code-- the keyboard interface design, beginners must master
- 2022-11-20 22:55:03下载
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48_4.12
网络通信中的MII接口
通常将4位nibble数据送出，此程序将4位数据组合成8位数据并行输出（8比特==1个字节）。。完全可用
同时包含84转换(The MII network interface usually sent four nibble data, this procedure will be 4-bit data into 8-bit parallel output data (8 bits == 1 byte). . Completely available at the same time contains 84 conversion)
- 2009-04-21 13:43:45下载
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