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dpll
数字锁相环 dpll的 编译通过,使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法(Digital phase-locked loop dpll compiler through the use of verilog HDL language on the phase-locked loop FPGA-based digital system design, as well as its performance analysis and computer simulation of specific methods)
- 2017-04-04 23:13:28下载
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VHDL--VGA
此VHDL语言程序可以控制液晶屏幕任意动画播放(The VHDL language program can control the LCD screen any animation)
- 2015-03-27 18:44:28下载
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Advanced-FPGA-Design
Advanced FPGA Design - Architecture, Implementation, and Optimization(Advanced FPGA Design- Architecture, Implementation, and Optimization)
- 2015-04-13 16:00:33下载
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bt656p
说明： BT656 时序, 逐行, 分辨率1280*960@25Hz(BT656 time series, row by row, resolution 1280*960@25Hz)
- 2020-12-09 12:09:19下载
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Embedded System multiplier test report including source code language used VHDl
嵌入式系统的乘法器试验报告 包括源代码 用VHDl语言编写-Embedded System multiplier test report including source code language used VHDl
- 2022-03-26 04:15:28下载
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语言和 vhdl 文件
库 ieee ；
使用 ieee.std_logic_1164.all ；
使用 ieee.std_logic_arith.all ；
使用 ieee.std_logic_unsigned.all ；
实体三叶因子 1 是
端口 (
赤 角： 在 std_logic ；
rst: 在 std_logic ；
q1: std_logic 出） ；
结束三叶因子 1 ；
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- 2023-07-03 16:30:03下载
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UG586-7SeriesDMIUserGuide
UG586 - Zynq-7000 All Programmable SoC and 7 Series Devices Memory Interface Solutions v2.3 User Guide ( ver2.3, 18511 KB )(UG586- Zynq-7000 All Programmable SoC and 7 Series Devices Memory Interface Solutions v2.3 User Guide ( ver2.3, 18511 KB ))
- 2015-02-05 20:02:21下载
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v3
说明： mojo v3 complete eagle schematic
- 2018-02-08 22:47:52下载
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rs-codec(255-223)
RS编码是一种纠错码，本程序实现RS（255，223）用FPGA 实现RS编码，程序在Quartus II中调试通过。(RS coding is an error-correcting codes, the procedures for the realization of RS (255,223) with FPGA realization of RS codes, in the Quartus II program through the debugger.)
- 2021-05-13 00:30:02下载
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VHDLdepinlvji
基于VHDL的数字频率计的设计.pdf
基于VHDL的频率计设计 很好用的 希望要用的同志来下载 (基于VHDL的频率计设计 很好用的 希望要用的同志来下载 )
- 2020-07-14 09:38:51下载
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