-
shumagua
通过数码管和单片机的组合 制作成的数码管时钟程序(Through the combination of digital control and made into a single-chip digital clock program)
- 2013-10-27 12:30:04下载
- 积分：1
-
wola
WOLA polyphase filter加权跌接累加FFT信道化技术(WOLA polyphase filter bank)
- 2020-09-28 14:57:45下载
- 积分：1
-
zybo1_FPGA_Design_Flow_using_Vivado
zybo1_FPGA_Design_Flow_using_Vivado，基于zybo实现加法器功能，zybo简单例程。
- 2022-07-07 21:26:49下载
- 积分：1
-
verilog黄金参考指南中文版
说明： Verilog 黄金参考指南是 Verilog 硬件描述语言及其语法 语义 合并以及将它应用到硬件设计的一个简明的快速参考指南。(Verilog Golden Reference Guide is a concise and fast reference guide for Verilog Hardware Description Language and its syntax and semantics merging and its application to hardware design.)
- 2020-06-18 04:20:02下载
- 积分：1
-
xilinx设计指南书中源代码lab2
xilinx设计指南书中源代码lab2，书中所附实验源代码
- 2023-05-20 04:20:04下载
- 积分：1
-
VHDL
控制电话信令
完成忙碌 等待 回铃音振铃等(Signaling complete control over telephone ring so busy waiting ringback tone)
- 2010-10-22 20:11:38下载
- 积分：1
-
cpsk_dpsk
数字通信系统相移键控CPSK信号和差分相移键控的调制与解调的VHDL代码(Phase shift keying digital communication system CPSK signals and differential phase-shift keying modulation and demodulation of the VHDL code for)
- 2009-11-06 16:11:03下载
- 积分：1
-
e1framer
E1 deframmer and Frammer.
- 2013-02-25 19:43:35下载
- 积分：1
-
fifo
fifo是大多数设计中非常重要的模块；
- 2022-02-27 06:51:03下载
- 积分：1
-
MVB_test
此功能是实现曼彻斯特编码的Verilog代码，经过在xilinx sp6上实际运行证实可行。(This function is to achieve the Manchester code Verilog code, through the Xilinx SP6 actual operation proved.)
- 2021-01-03 17:48:56下载
- 积分：1
