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FIR_poroje
this project is about FIR FIlter By VHdl codes in the ISE.
- 2013-09-29 19:25:16下载
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8051corelcd
fpga上实现的51内核，带有LCD试验，顺利试验成功很好用。(on fpga implementation of 51 core with LCD test, successfully tested well with the smooth.)
- 2014-03-30 14:35:20下载
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verilog实现自动售货机
说明： 能实现输入0.5 1 5块钱的累加，然后对应购买的商品价格进行比较，显示找的钱数或错误灯(MY English is very good)
- 2019-01-09 13:35:02下载
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pcf8563
pcf8563，在quartusII下VERILOG编写的数字时钟程序，8位数码管显示(pcf8563, written in quartusII VERILOG digital clock program, eight digital display)
- 2013-12-24 21:46:21下载
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VHDLFIFO
用Verilog 写一个8x16 的FIFO，完成先入先出的功能，并且在FIFO读空时输出EMPTY
有效信号，读指针RP 不再移动；FIFO 写满时输出FULL 有效信号，并且即使WR 有效也
不再向存储单元中写入数据(写指针WP 不再移动)。
(NO)
- 2020-09-20 20:17:51下载
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HEX_DISPLAY
Simple vhdl description to show numbers on 7-segment s on Altera DE2 board.
- 2010-02-13 21:09:15下载
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SPI接口代码
对SPI接口的verilog编程，SPI is a simple interface that allows one chip to communicate with one or more other chips.
- 2022-04-16 11:02:29下载
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变采样滤波器的FPGA实现（25M<-->30.72M变采样）
已经应用到USRP N210中，实现的部分是25M-->30.72M的变采样，以适应LTE协议对物理层的要求，代码已经仿真验证，并且在USRP的板子中实现（XIlinx）
- 2022-08-20 05:07:27下载
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设计和ASIC平台实现DDR SDRAM控制器
专用的内存控制器是素数在不包含的微处理器的应用程序的重要性（高端应用）。内存控制器提供内存刷新指令信号，读取和写入操作和SDRAM的初始化。我们的工作将集中于ASIC双数据速率（DDR）SDRAM设计方法控制器位于DDR SDRAM和总线之间高手。控制器简化了SDRAM命令接口标准的系统的读/写接口，也优化的读/写周期的存取时间。双倍数据速率（DDR）SDRAM控制器使用Cadence RTL实现编译器。
- 2023-02-20 15:00:04下载
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RS_Encoder
具有16个校验位的RS编码器，在FPGA上实现。(With 16 RS encoder, the parity bit in the FPGA.)
- 2012-08-06 11:52:37下载
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