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EDA4--3
实现的电子钟，资料非常全面，是一次课程设计的大作业，完成的质量很高。(Achieve the electronic clock information is very comprehensive, curriculum design job, completed high quality.)
- 2013-01-18 17:41:09下载
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keygen
ISE 9.2 serials working
- 2021-03-29 14:39:10下载
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60进制减法
相比较 代码效率高
可以进行级联
60进制减法
相比较 代码效率高
可以进行级联-60 compared to 229 subtraction efficient code can be concatenated
- 2022-01-25 18:25:04下载
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sanjose_hdlcon
FFT implementation using C program
- 2014-02-11 21:01:40下载
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DDR_interface
高速DDR存储器数据接口设计实例.
1. 将文件拷入硬盘
2. 产生DQS模块
3. 产生DQ模块
4. 产生PLL模块
5. 拷贝以上步骤生成的文件到子目录【Project】中
6. 打开子目录【Project】中的DataPath.qpf工程，设计顶层模块
7. 编译并查看编译结果
(High-speed DDR memory interface design data. 1. Copyed into the document hard disk 2. DQS generated module 3. Have a DQ module 4. Have a PLL module 5. Copies of the above steps to generate a document to a subdirectory 【Project】 6. Open the subdirectory 【Project】 DataPath.qpf in engineering, design top-level module 7. compilers to compile the results and see)
- 2009-04-27 11:52:56下载
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说明： 单周期cpu，使用verilog编写的的单周期cpu支持......等功能(Single cycle CPU, using Verilog written single cycle CPU support... And other functions)
- 2021-03-15 08:45:07下载
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irig_b
用来实现IRIG_B码的解码程序，在XILINX ISE上运行过没有问题，(Used to achieve IRIG_B code decoding process, in XILINX ISE run-off is no problem,)
- 2021-04-06 14:49:03下载
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帧同步信号FPGA实现代码（可正常运行）
通信系统帧同步信号的设计与实现，巴克码识别器系统完整VHDL程序，本人课程设计，完全能正常运行，程序运行环境为Quartus II 7.2 (32-Bit)，win7系统。编译码模块、分频模块、门限设置模块、仿真电路和程序都有。相互交流，共同学习！！
- 2022-03-24 07:45:00下载
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vhdl语言实现的频率发生器，可以产生不同的频率
vhdl语言实现的频率发生器，可以产生不同的频率-A frequency generator wirriten by VHDL, which can generate different frequecies.
- 2022-03-10 21:02:25下载
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DC-Voltmeter
Use this multimeter to make precise electronic measurements and tests. Easy-to-read LCD readout, positive set selector switch and 32" leads. AC voltage
- 2013-01-07 22:52:54下载
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