登录
首页 » Verilog » prbs编码FPGA实现

prbs编码FPGA实现

于 2022-07-20 发布 文件大小:1.73 kB
0 106
下载积分: 2 下载次数: 1

代码说明:

PRBS的验证就是PRBS的产生的反过程,具体方法是Transceiver接收端首先将收到的数据寄存一拍(并行 请点击左侧文件开始预览 !预览只提供20%的代码片段,完整代码需下载后查看 加载中 侵权举报

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 3Verilog语言要素
    说明:  Verilog学习文档,介绍基本知识点,语言要素(for learning Verilog)
    2020-03-24 10:01:15下载
    积分:1
  • ex4
    statemachine project for my school
    2011-12-02 21:07:27下载
    积分:1
  • pci144_vhdl
    PCI vhdl for Fpga designer to design PCI IP
    2007-12-23 20:58:15下载
    积分:1
  • fir_512_378_mux
    512阶高速FIR成型滤波器,四相位复用,树形加法和多级流水线结构。(512-order high-speed FIR shaping filter, four-phase re-use, tree addition and multi-stage pipeline structure.)
    2009-10-14 18:25:24下载
    积分:1
  • 基于UVM的 CRC电路验证程序
    基于UVM的CRC电路验证程序,包含基本的CRC电路模块,testbench,给出了UVM的实现
    2022-02-13 03:15:19下载
    积分:1
  • ad706_verilog
    AD706在Sparten6使用的FPGA代码,测试通过(AD706 FPGA Code In Sparten6)
    2017-02-06 10:39:29下载
    积分:1
  • AXI slave
    一个AXI slave的Verilog实现代码,内部有基于UVM编写的testbench,该slave是基于AXI3协议来实现的,可以给初学者一些启示
    2023-09-07 19:50:05下载
    积分:1
  • FM_DemodNew
    FM接收机 基于FPGA的调频收音机的设计 用VEIRLOG语言编程,利用QUARTUSii与MODELSIM联合仿真(FM receiver on FPGA FM receiver design With VEIRLOG language program, use QUARTUSii and MODELSIM joint simulation)
    2021-04-07 12:49:01下载
    积分:1
  • AHB
    AHB_Verificaion_Code
    2020-10-21 12:07:25下载
    积分:1
  • project_first
    basys3的数字钟,可以显示00.00-59.59(Digital clock of basys3,It can display 00.00-59.59)
    2019-06-18 10:37:53下载
    积分:1
  • 696518资源总数
  • 105559会员总数
  • 1今日下载