-
telephone-cost-metering
该程序用来实现电话计时以算取费用，比较简单(telephone cost metering verilog code)
- 2013-11-03 19:45:00下载
- 积分：1
-
OFDM信道估计的LS算法的FPGA实现
本程序用于实现OFDM信道估计的LS算法的硬件仿真，基于FPGA开发的VHDL编写，给出了各模块的仿真波形图，供大家交流参考。
- 2023-02-25 09:55:04下载
- 积分：1
-
VIVADO 从此开始-2017.1-265_14090262
VIVADO 从此开始,详细讲解了vivado,FPGA开发工具的使用，对于初学者学习VIVADO工具很有用。(VIVADO from now on, explained in detail the use of vivado, FPGA development tools, for beginners to learn VIVADO tools very useful.)
- 2020-07-16 11:58:49下载
- 积分：1
-
08EE06EDA 实验 4（VHDL 状态机设计_序列检测器）6/7/2008
08EE06EDA 实验 4（VHDL 状态机设计_序列检测器）6/7/2008-design thesis requirement by vhdl
- 2022-03-29 09:41:25下载
- 积分：1
-
自己编的VHDL的波形发生器 做信号的可以
自己编的VHDL的波形发生器 做信号的可以-BOXING
- 2022-05-27 22:47:53下载
- 积分：1
-
Detailed description of the FPGA design flow of the entire FPGA design flow full...
详细的说明了FPGA设计的整个流程
FPGA设计全流程Modelsim>>Synplify.Pro>>ISE-Detailed description of the FPGA design flow of the entire FPGA design flow full Modelsim> > Synplify.Pro> > ISE
- 2022-11-01 22:10:02下载
- 积分：1
-
VHDLFIFO
用Verilog 写一个8x16 的FIFO，完成先入先出的功能，并且在FIFO读空时输出EMPTY
有效信号，读指针RP 不再移动；FIFO 写满时输出FULL 有效信号，并且即使WR 有效也
不再向存储单元中写入数据(写指针WP 不再移动)。
(NO)
- 2020-09-20 20:17:51下载
- 积分：1
-
MifFileGen
VC++6.0软件生成Altera公司FPGA内部存储器ROM初始化数据mif格式文件。方便通过QuartusII导入波形等参数。强调这个是例子，生成的是一个定点的正弦数据表文件，需要用到的请自行修改源代码。(This software generates internal memory ROM initialization mif format data file for FPGA product by Altera. Facilitate the passage of the waveform parameters such as import QuartusII)
- 2013-07-19 02:32:45下载
- 积分：1
-
UART_real_time_clock
This is an UART real time clock
- 2009-06-07 01:21:41下载
- 积分：1
-
一个有关于UART开发的自己的一个VHDL代码
一个有关于UART开发的自己的一个VHDL代码-A UART has developed its own about a VHDL code
- 2023-03-01 05:35:04下载
- 积分：1
