登录
首页 » Verilog » 阿喜大师验证环境系统verilof

阿喜大师验证环境系统verilof

于 2022-08-03 发布 文件大小:2.00 MB
0 111
下载积分: 2 下载次数: 1

代码说明:

应用背景嗨,这是一个特殊的代码,在超大规模集成电路行业常用的协议。这将帮助你发展你的验证知识和如何写UVM方法关键技术此代码是完全在UVM和SV技术开发。这包含主剂,从代理,记忆和记分板适当的编码没有任何包装的UVM。这将帮助你学习在UVM编写代码的艺术,SV格式。这包含100%个功能covergae

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 数字频率合成原理
    就是生成原始波形数据,设计Verilog代码,把数据加载到初始ram中,再调用数据进行仿真,仿真实现波形还原,和进行合成之类。
    2022-09-27 09:25:08下载
    积分:1
  • 按键控制VGA显示
    FPGA verilog VGA显示 用按键控制VGA显示不同的图像
    2022-01-31 10:27:01下载
    积分:1
  • Reed-Solomon-RS-ENCODE-DECODE
    支持GF(2^n)域的rs编解码,可直接修改参数实现不同方式的RS编码和解码(This program is an encoder/decoder for Reed-Solomon codes.)
    2020-12-31 09:48:58下载
    积分:1
  • VHDL
    A Full adder using half adder unit in vhdl
    2010-01-05 11:39:14下载
    积分:1
  • shumagua
    通过数码管和单片机的组合 制作成的数码管时钟程序(Through the combination of digital control and made ​ ​ into a single-chip digital clock program)
    2013-10-27 12:30:04下载
    积分:1
  • viterbi 译码 工程文件
    在国外网站搜索的好东西,一起分享。内部含有verilog格式的源代码。很有参考价值。
    2023-07-28 13:40:03下载
    积分:1
  • verilog实现二维卷积设计
    利用Verilog实现了二维卷积的操作,输入特征图尺寸为7x7,卷积核尺寸为5x5,分别使用了折叠、脉动阵列行固定、脉动阵列权重保持三种硬件实现设计方法来完成二维卷积的设计。
    2023-08-23 08:15:04下载
    积分:1
  • FPGA 逻辑分析仪
    quartus verilog 逻辑分析仪, 检测数字信号(与示波器检测模拟信号对应),vga显示输出。经过本人调试可用。
    2022-02-13 05:11:50下载
    积分:1
  • or2a
    使用vhdl语言设计一位全加器,在仪器上下载并实现LED灯的闪亮(A full adder design)
    2013-09-26 18:24:15下载
    积分:1
  • 数字手电筒
    涉及三个文件: 源文件、 鼓励文件和验证文件,可以调节整体工作的一个基本的手电筒
    2023-06-16 18:35:03下载
    积分:1
  • 696518资源总数
  • 106208会员总数
  • 21今日下载