-
对于多个子分频的Verilog代码
verilog分频器代码
分为偶数倍分频和奇数倍分频两个verilog源文件 附带一个说明文档-divider verilog code for multiple sub-divided into even and odd frequency divider several times with a two verilog source files documentation
- 2022-10-15 03:40:06下载
- 积分：1
-
信号的提取
说明： 1、SignalTap II Logic Analyzer使用方法；
2、掌握捕获条件的设置
3、学会硬件信号分析，了解硬件信号监视和软件调试的差异(1. How to use signaltap II logic analyzer;
2. Master the setting of capture conditions
3. Learn hardware signal analysis, understand the difference between hardware signal monitoring and software debugging)
- 2021-01-11 14:31:37下载
- 积分：1
-
s3ask_ddr2
DDR2-400样例源代码，用于Xilinx Spartan 3A/3AN Starter Kit(DDR2-400 sample source code for Xilinx Spartan 3A/3AN Starter Kit)
- 2009-10-14 11:58:36下载
- 积分：1
-
奇数奇偶校验器使用VHDL的有限状态机
An odd parity checker as an FSM using VHDL
- 2022-02-24 23:42:29下载
- 积分：1
-
chenxu
电子时钟，可以显示四位，两位显示分钟，两位显示秒，可以用按键控制清零，以及加减数(Electronic clock, you can display four bit, two bit display minutes, the second display seconds, can be used to control the key to clear, and the addition of subtraction)
- 2017-04-22 21:29:14下载
- 积分：1
-
n_bit_counter
n bit generic shift registers
- 2011-03-18 17:55:19下载
- 积分：1
-
RS
通过verilog hdl语言实现RS编码器与译码器的设计(Verilog hdl language through the RS encoder and decoder design)
- 2021-04-28 15:48:44下载
- 积分：1
-
hard
在Quartus中，利用FPGA例化的存储器实现程序的BOOTLOADER的搬移(In Quartus, the use of FPGA case of memory to achieve the program' s move BOOTLOADER)
- 2020-09-27 20:17:46下载
- 积分：1
-
VHDL，схемапроцессора，созданиесвоегоустройства
应用背景Нарисунке1показанацифроваясистема，котораясостоитизнескольких9разрядныхрегистров，мультиплексора，блокасуммирования-вычитанияиблокуправления（конечныйавтомат）。Данныепоступаютвсистемучерез9разрядныйвходДин。Этиданныемогутбытьзагруженычерезмультиплексорвразличныерегистры：регистрыR0，……，R7Сив。Мультиплексортакжепозволяетпередаватьданныеотодногорегистрадругому。Суммированиеивычитаниевыполняютсятакжеприпомощимультиплексора。Приэтомодноизчиселзагружаетсявдополнительныйрегистрсобой。Послевыполненияарифметическойоперациирезультатпомещаетсяврегистрг。ДанныеизрегистрагзатемпередаютсяводинизрегистровР0，……，С7。关键技术Системаможетвыполнятьразличныеоперациивкаждомтакте，взависимостиоткомандблокауправления。Этотблокопределяет，какиеданныедолжныбытьпомещенынашинуивкакойизрегистровонидолжныбытьзагружены。Например，еслиблокуправленияустановитсигналыr0outиАйн，томультиплексорподключитвыходрегистраR0внашину，иэтиданныебудутзагруженынаследующемфронтесигналачасыврегистрсобой。
- 2022-04-30 14:38:33下载
- 积分：1
-
一个简单的移位寄存器。VHDL语言的，或许会对你有所帮助！
一个简单的移位寄存器。VHDL语言的，或许会对你有所帮助！-A simple shift register. VHDL language, and perhaps will help you!
- 2023-07-05 13:15:03下载
- 积分：1
