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verilog编写的一个fir滤波器，

于 2022-08-14 发布文件大小:18.89 MB

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代码说明：

本代码实现一个fir滤波器，结合matlab对数据进行进行验证，最后用modesim对编写的代码进行仿真，最终用matlab和fpga实现一个功能正常的fir低通滤波器，这里附有源代码，并且用verilog代码编写，具有很大的参考作用对于刚学习fpga的朋友，希望你们能真正的对所学的东西感兴趣，这个是我上传代码的初衷，希望你们学业进步，继续做一个对技术有信心的人才。

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

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udp_send1
基于FPGA的UDP硬件协议栈，全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。支持外部phy的配置，支持GMII和RGMII模式。以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data_valid, input gtx_clk, output logic tx_en(UDP hardware stack, written in system verilog, do nt need CPU.Projgect includes MAC Layer,support phy configuration.support gmii and rgmii mode. the interface is as the follows: input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data)

2016-03-10 15:23:29下载

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VGA_test
说明：基于FPGA设计的一段测试VGA接口的VHDL小程序\功能为在显示器上间隔显示横条、竖条以及棋盘格等彩条信号，希望对初学FPGA驱动VGA接口的电子爱好者有用(FPGA-based design of a VGA interface VHDL test applet \ functions for the intervals shown in the display bar, vertical bars and checkerboard patterns and other signals of color, hope for beginners FPGA VGA interface driver useful for electronic enthusiasts)

2010-04-06 11:26:58下载

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SOPC_PCI
基于FPGA的pci总线接口设计。。。。。。。。。。。。。(FPGA-based PCI bus interface design)

2012-03-28 13:55:33下载

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PS2_Core
or1200 PS2_Core code

2010-07-18 23:26:44下载

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booth乘法器verilog源代码
源文件中的代码是基于BOOTH2算法的32位乘法器，并且采用了4:2压缩器，并且进行了实际的仿真，直接运行就可以通过，代码通俗易懂，具有很好的参考意义，可以供初学者使用和参考。欢迎大家下载！

2022-02-12 22:09:52下载

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dds_vhdl
DDS的VHDL程序，相当好，值得下载，共享才是王道(DDS, VHDL program is quite good, worth downloading, sharing is king)

2012-06-03 22:52:55下载

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BCH3
BCH3.c,提供m<21以下的所有码长的BCH编解码模块。以供大家参考。谢谢(BCH encoder&decoder GF(2^m) m<21)

2021-01-26 11:58:36下载

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prac2
VHDL implementation using mouse and monitor

2009-06-28 20:10:56下载

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AWGN_VerilogDesign-master
加性高斯白噪声生成的VERILOG实现，包含所有的testbench文件。可直接使用(Additive white gaussian noise generated VERILOG realized, including all testbench files. Can be used directly)

2021-01-14 19:18:46下载

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ALU_verilog
用verilog语言编写的4位算术逻辑单元ALU,功能参考74181，包含.v文件以及测试用.vwf文件(Verilog languages with four arithmetic logic unit ALU, functional reference to 74,181, including. V documents and testing. Vwf document)

2008-08-15 11:36:51下载

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