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classic-examples-of-Verilog
一些verilo的经典实例，非常适合初学者(verilo of the classic examples, for beginners)
- 2011-08-01 09:01:34下载
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LEDTest2
This is a running 10 bit led on VHDL code including switch to shift from increasing or decreasing
- 2017-10-28 16:27:20下载
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利用程序实现ADC_TLC549采样
本系统利用AD芯片TLC549进行AD采样并在数码管上显示TLC549AD采样程序 在数码管上显示 我们的TLC549AD是独立的模块，没有直接和FPGA链接。所以我们在使用时，要用杜邦线链接起来。视频教程适合我们21EDA电子的所有学习板
- 2022-08-16 16:10:23下载
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ioRWTest
C6000系列之6701开发板相关文件及说明(C6000 Series of 6701 development board-related documents and notes)
- 2008-04-17 17:08:58下载
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dgnszsz
多功能数字钟，在quartusII软件平台上实现的verilog源代码。大家试试看。(Multifunctional digital clock in quartusII software platform to achieve the verilog source code. We try.)
- 2013-09-20 10:20:31下载
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DIGITAL-PID
Use verilog language design DIGITAL-PID source
- 2016-12-26 09:41:15下载
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RTL8369-design-kit-v3_5
RTL8369开发资料，包括手册，图纸，Layout说明等等(RTL8369 development information, including manuals, drawings, Layout Guide.)
- 2014-12-07 13:04:30下载
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verilog 算术逻辑单元
串行进位加法器需要 串行进位加法器需要 串行进位加法器需要 串行进位加法器需要 逐级 进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少进位，延 迟很大。先行加法器可以有效的减少迟。 设二进制加法器的第 设二进制加法器的第 设二进制加法器的第 设二进制加法器的第 设二进制加法器的第 i位输入为 位输入为 Xi, Yi, Xi, Yi, Xi, Yi, Xi, Yi, 输出为 输出为 Si, Si, Si, 进位输入为 进位输入为 进位输入为 Ci ，进位输出为 ，进位输出为 ，进位输出为 ，进位输出为 Ci+1 Ci+1则有Si = XiSi = Xi Si = Xi Si = Xi⊕Yi ⊕CiCi+1 Ci+1 = Xi·Yi + Ci += Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci += Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)CiYi·Ci = Xi Yi +
- 2023-08-11 20:50:02下载
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运动员反应时间测量电路
利用verilog编码，设计运动员反应测试时间的电路，共有三个输入，枪声、运动员和复位信号，另外，认为反应时间不可能小于200ms，因此当测量时间小于200ms时 会发出警报
- 2022-04-30 18:00:25下载
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基于MATLAB模型设计的FPGA开发与实现
说明： MATLAB的SIMULINK和FPGA联合设计滤波器等，摆脱了传统的代码设计。(MATLAB's SIMULINK and FPGA jointly design filters and so on, and get rid of the traditional code design.)
- 2020-10-23 16:07:23下载
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