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32位D触发器

于 2022-08-17 发布 文件大小:10.23 kB
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代码说明:

D触发器是最简单,最常用,最具代表性的时序元件,它是现代数字系统设计中最基本的底层时序单元,甚至是ASIC设计的标准单元。JK和T触发器都由D触发器构建而来。D触发器的描述包含了Verilog对时序电路的最基本和典型的表达方式,同时也包含了Verilog许多最具特色的语言现象。

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  • Continuous_acoustic_emission_board
    说明:  多通道连续声发射数据采集,每个通道最大5M,采用verilog编程,内部用状态机。(Multichannel continuous acoustic emission data acquisition, each channel up to 5M, using Verilog programming, internal state machine.)
    2020-06-25 13:00:01下载
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  • ad0809
    对ad0809的控制代码( ad0809control)
    2010-08-28 15:00:50下载
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  • led
    控制8个发光二极管中的一个发光二极管发光,其它7个发光二极管都出于截止状态,发光二极管的导通顺序按照向左或向右两个方向移动,并且通过按键控制发光二极管循环发光移动的方向。(Control of a light-emitting diode light-emitting eight light-emitting diodes, the other seven light-emitting diodes for the cut-off state, light-emitting diode conduction order in accordance with the left or right move in both directions, and light-emitting diode cycle luminous button control mobile direction.)
    2012-11-09 12:33:57下载
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  • 802.1as
    802.1as gptp标准包解析verilog模块。用于实现EAVB协议的重要部分。(802.1as gptp verilog module, part of EAVB procotol)
    2017-02-07 15:16:39下载
    积分:1
  • multi16
    有符号16位乘法器。经典booth编码。拓扑结构为wallance树。加法器类型是进位选择加法器。(Number system: 2 s complement Multiplicand length: 16 Multiplier length: 16 Partial product generation: PPG with Radix-4 modified Booth recoding Partial product accumulation: Wallace tree Final stage addition: Carry select adder )
    2013-01-01 14:13:58下载
    积分:1
  • regress-900055
    The Date prototype object is itself a Date object (its [[Class]] is "Date") whose value is NaN.
    2013-12-27 00:29:58下载
    积分:1
  • NN-using-FPGA
    thesis about design and implementation neural network using FPGA
    2013-12-29 16:23:52下载
    积分:1
  • openmips
    一个开源mips处理器verilog 源码(wishbone interface wishbone interface)
    2020-08-16 15:48:32下载
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  • 一种新型基于双口ram的异步fifo
    应用背景传统的异步FIFO,把读写地址信号同步后再进行同步比较以产生空满标志,工作频率低、面积大;由于读写地址的每一位都需要两级同步电路,大量使用寄存器必然要占用很大的面积。这种方法不适合设计大容量的FIFO。关键技术当读、写指针相等也就是指向同一个内存位置时,FIFO可能处于满或空两种状态,必须区分FIFO是处于空状态还是满状态。本代码的做法是把读、写地址寄存器扩展一位,最高位设为状态位,其余低位作为地址位。当读写指针的地址位和状态位全部吻合时,FIFO处于空状态;当读写指针的地址位相同而状态位相反时, FIFO处于满状态。由于读写指针是读写地址转换成格雷码的形式,状态为为高两位。并且经过了modelsim验证,附带源码和测试代码。
    2023-07-03 17:50:03下载
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  • FPGA_GFP
    基于FPGA的GFP(通用成帧协议)封装数据成帧的实现。(FPGA-based GFP (Generic Framing Protocol) encapsulated data Framing realized.)
    2007-07-20 15:07:59下载
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