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DDR_SDRAM控制器verilog代码
使用 Virtex-4 FPGA 器件实现DDR SDRAM控制器
本应用指南描述了在 Virtex™-4 XC4VLX25 FF668 -10C 器件中实现的 DDR SDRAM 控制器。
该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延
迟。
DDR SDRAM 器件是低成本、高密度的存储资源，在很多存储器供应商处均可获得。本参考设
计使用 SDRAM 器件和 DIMM 开发而成
- 2023-02-04 16:05:03下载
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main
完整的GMSK调制及维特比译码，程序中包括了高斯滤波器的设计，调制相位的计算，并采用了维特比译码算法解调出原始码元，最后计算了其误码率。(Complete GMSK modulation and Viterbi decoding, the program includes a Gaussian filter design, the calculation of the phase modulation, and uses the Viterbi algorithm demodulates the source element, the final calculation of the bit error rate.)
- 2020-11-03 16:19:54下载
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VHDL-Code-For-Full-Adder-By-Data-Flow-Modelling
VHDL Code For Full Adder By Data Flow Modelling
- 2013-11-08 00:39:04下载
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CCD_Verilog_1014
基于CPLD器件的线型CCD东芝TCD1501的驱动程序，用verilog语言开发。(CPLD devices based on linear CCD driver Toshiba TCD1501 using Verilog language development.)
- 2016-04-24 12:52:19下载
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step-motor
how to use step motor
control
- 2013-02-04 13:12:25下载
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1 bit full adder
`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 19:40:20 01/09/2019
// Design Name:
// Module Name: fulladder
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
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module fulladder(
input a, b, cin,
output s, cout
);
assign s=a^b^cin;
assign cout= a&b| b&cin | cin&a;
endmodule
- 2022-02-12 01:48:54下载
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MAC
在FPGA硬件上，使用verilog语言编写的一个乘累加器程序。(FPGA hardware, a multiply accumulator verilog language program.)
- 2012-10-18 20:28:25下载
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FPGA_正反_可变步长_计数器
实现了一个3-10步长可变，正反向计数器，已在Spartan3E 250板子上成功实现
- 2022-02-02 19:14:18下载
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Get-20-point
this program get 20 point from user and draw functions.
- 2014-01-09 03:25:06下载
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jesd204_0_ex
说明： jesd204b接收部分程序和带仿真历程(Jesd204b receiving part program and simulation process)
- 2020-11-26 14:49:31下载
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