网站首页

cpld/fpga common adder Verilog design procedures

于 2022-08-19 发布文件大小:1.90 kB

 0  108

下载积分: 2 下载次数: 1

我要下载

代码说明：

cpld/fpga常用加法器设计的verilog程序-cpld/fpga common adder Verilog design procedures

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

发表评论

0 个回复

SMII 到 MII 转换的VHDL代码
SMII 到 MII 转换的VHDL代码-SMII to MII conversion of VHDL code

2023-06-26 06:15:03下载

积分：1
VGA控制器的VHDL，得出3条线
vga controller vhdl, it draws 3 lines -vga controller vhdl, it draws 3 lines

2022-01-25 16:45:25下载

积分：1
adder16b
说明：潘松那本书上用vhdl语言描述的16位并入并处加法器(Pan book vhdl language used to describe the 16-bit adder into his)

2009-07-23 17:02:22下载

积分：1
and VHDL source code
VHDL与源代码包-and VHDL source code

2022-07-21 05:42:10下载

积分：1
doorlock
基于FPGA设计的电子密码锁是一个小型的数字系统，与普通机械锁相比，具有许多独特的优点：保密性好，防盗性强，可以不用钥匙，记住密码即可开锁等。(FPGA-based design of the electronic code lock is a small digital system. It has many unique advantages：good privacy and security , it do not need the key but remember password to unlock, and so on while it compare to ordinary mechanical locks.)

2013-12-25 21:24:41下载

积分：1
Simulate
FPGA控制AD逐点采集信号，并将AD转换后的数据串行发送出去。(FPGA to control the signal sampling point by point AD, AD conversion and serial data sent.)

2021-04-14 21:08:55下载

积分：1
AlteraFPGA_CPLD
ALTERA FPGA CLPD

2010-04-11 14:52:36下载

积分：1
vgav2
This verilog vga test circuit

2012-08-09 08:10:09下载

积分：1
ddr3_sun
使用DDR3IP核进行仿真，写入读取数据(Using DDR3IP core to simulate, write and read data)

2021-01-07 00:48:53下载

积分：1
A3P600-PQG208
Actel FPGA A3P600最小系统原理图，包含JTAG 、电源和封装 (Actel FPGA A3P600 minimum system schematics, including JTAG, power and packaging)

2012-12-03 11:29:19下载

积分：1

696518资源总数
105901会员总数
40今日下载

cpld/fpga common adder Verilog design procedures

0 个回复

热门标签

热门下载