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xiangmu_chengxu
雷达基本恒虚警处理，CA-CFAR(单元平均恒虚警处理),OS-CFAR（有序类恒虚警处理）,SO-CFAR（选小类恒虚警处理），(radar basic constant alarm operation,obtaining os-cfar,so-cfar,os-cfar,ca-cfar)
- 2020-12-01 20:59:28下载
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基于dds的波形发生器
说明： DDS的基本原理主要由五部分组成，分别是；相位累加器，正弦波形存储器，数模转换器，低通滤波器和时钟，将相位累加器输出的数据作为地址，用来查询表的数据，将取出的正弦数据通过数模转换器输出模拟信号，模拟信号再通过一个低通滤波器输出纯净的正弦波信号。(The basic principle of DDS is mainly composed of five parts: phase accumulator, sinusoidal waveform memory, digital to analog converter, low-pass filter and clock. The output data of phase accumulator is used as address to query the data of table. The extracted sinusoidal data is output analog signal through digital analog converter, and the analog signal is output pure sine through a low-pass filter Wave signal.)
- 2020-09-16 23:34:30下载
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用verilog实现FSK调制，称为IP核来实现模块…
用Verilog实现FSK调制，调用IP核实现正弦余弦的调制-Verilog implementation using FSK modulation, called IP core to achieve the modulation sine cosine
- 2022-03-15 17:40:05下载
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Fractional_Time_Delay
Used for Time shifting discrete signals, it can do both integral and fractional sampling period delay. Original.
- 2020-12-16 22:29:12下载
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单片机课程设计——交通灯_1
一个交通灯设计,简单的实现，没有添加其他的显示管(Traffic Light System)
- 2020-06-21 10:40:02下载
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《Verilog HDL 程序设计教程》3
《Verilog HDL 程序设计教程》3-"Verilog HDL Design Guide" 3
- 2023-02-08 02:25:03下载
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sin2
fpga正弦波发生函数，可用于自动生成rom文件(fpga sine wave generating function)
- 2011-05-08 22:48:08下载
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这是用verilog硬件描述语言编的5分频代码
这是用verilog硬件描述语言编的5分频代码-This is verilog hardware description language code is compiled by five divider
- 2023-05-11 18:05:04下载
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不同加法器 vhdl 代码
乘数是其中一个关键硬件块在大多数数字和高性能系统中如 FIR 滤波器、 数字信号处理器和微处理器等。随着技术的进步，许多研究者试过和正在尝试设计提供或者以下高速度、 低功耗、 规律的布局的乘数，从而较少的地区或在乘数的他们甚至组合。从而使它们适合于各种高速度、 低功耗，和紧凑的超大规模集成电路的实现。然而面积和速度是两个相互冲突的约束。所以提高速度结果总是在较大的地区。所以在这里我们尝试找出解决方案了他们两个之间的最佳贸易。一般我们所知乘法会中两个基本步骤。部分产品，然后添加。因此在这个项目中我们有第一次尝试设计不同加法器和比较它们的速度和复杂性的电路即占领的地区。
- 2022-04-20 15:21:48下载
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Nios-II
数字电路的设计。以软件方式实现硬件电路，功能强大，开发容易。(Digital circuit design. With software to realize the hardware circuit, powerful, development easy.
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- 2011-12-03 09:47:56下载
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