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VERILOGFIFO
FIFO的verilog描述(Verilog description of the FIFO)
- 2009-04-12 18:06:50下载
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三角波的产生
这是源代码，该代码为三角波的一代，在 VHDL 写。欢迎下载。谢谢你的支持。
- 2022-08-03 08:08:41下载
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入门，verilog语言，实现字符型液晶1602的显示，及按键控制
入门，verilog语言，实现字符型液晶1602的显示，及按键控制-verilog
- 2022-07-19 01:27:34下载
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RS
说明： 本文设计了基于FPGA的，用verilog HDL语言描述的在伽罗华域GF（ ）上的RS（6,4）编码器。在ISE软件上用verilog HDL语言分别对每个模块进行描述，然后在软件上进行编译、仿真，最终实现RS（6,4）编码，下载之后用chipscope采集数据，分析符合仿真结果，达到设计的要求。(This paper is designed based on FPGA, described by Verilog HDL language in Galois field GF () on RS (6,4) encoder. Using the ISE software Verilog HDL language for each module is described, and then compile, simulation in software, the ultimate realization of the RS (6,4) encoding, after downloading by chipscope data acquisition, the analysis with the simulation results meet the design requirements.)
- 2017-08-25 17:59:14下载
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BT656_RGB
将BT656数据流转换成RGB图像格式的数据(Converting BT656 data stream into RGB image format)
- 2021-03-22 09:29:17下载
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Cerradura
Conduct a digital system ( electronic lock ) using
hierarchic methodology .
An electronic lock is a device that allows access or
opening of a system , as long as the key or combination to enter match
with which it is predefined in said lock .
- 2014-10-10 15:41:14下载
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designers guide to vhdl(third edition)
说明： designers guide to vhdl(third edition)这本书好像在国外vhdl入门中挺流行的, 爱思维尔有资源,但是是各个章节散装的, 我把它们合成了(The book designers guide to vhdl (third edition) seems to be very popular in foreign vhdl entry. Ixel has resources, but it is a loose chapter of each chapter, I synthesized them)
- 2021-01-14 16:23:11下载
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256 点的 IFFT 执行的设计与实现
执行 256 点，
基数 4 IFFT 算法，提出了一种高速和 16 位复杂 IFFT。通过
使用固定的几何寻址模式，管道设计和块浮点
结构，数据具有更高的精度和动态范围。建议
本文分析了逻辑大小、 面积、 功耗的体系结构
使用 Xilinx 8.2。
- 2022-03-04 17:43:30下载
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FPGA+AD7656
说明： FPGA控制AD7656和模拟开关实现36路模拟量循环采集(FPGA control AD7656 and analog switch to realize 36 channels of analog cyclic acquisition)
- 2020-10-11 23:27:32下载
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Serial_Adder
注意：是verilog语言写的
一bit的全加器，实现4位数的串行加法器，一个时钟能完成一次一bit的全加(Note: It is verilog language to write a bit full adder, to achieve four-digit serial adder, a clock can be completed once a bit full adder)
- 2020-10-30 20:09:55下载
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