登录
首页 » Verilog » 1G以太网UDP

1G以太网UDP

于 2022-09-04 发布 文件大小:48.98 MB
0 132
下载积分: 2 下载次数: 2

代码说明:

ARTIX7200T FPGA 与PC 之间进行的以太网数据通信, 通信协议采用 Ethernet UDP 通信协议。FPGA 通过 GMII 总线或 MII总线和以太网PHY 芯片通信, 再把数据通过网线发给 PC,或者把从 PC 接收的以太网数据传给 FPGA。 

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • key_xiaodou
    说明:  该资料是用vhdl编写的按键消抖程序,按键消抖在使用按键的数字电路中非常重要,如果不对按键信号进行处理,有可能会出现大量错误的按键信号。文件key_xd.vhd是按键消抖程序,文件key_xd.vwf是仿真波形文件。该程序已经通过仿真测试,并且在电路板上调试通过,效果理想。(The information is written in the key consumer vhdl shaking procedures, key consumer shaking in digital circuits using the buttons is very important, if not key signal processing, there may be a lot of the wrong button signal. File key_xd.vhd is key consumer shake procedure is the simulation waveform file key_xd.vwf file. The program has been tested by simulation and debugging in circuit board by, the results are satisfactory.)
    2010-04-26 16:13:57下载
    积分:1
  • AD_sample
    AD采集模块,设计模块采集AD5270的输出数据(AD Collection module Design module to collect the output data of AD5270 )
    2020-11-18 16:19:39下载
    积分:1
  • High Speed dd
    说明:  (Springer Series in Advanced Microelectronics 51) Ayan Palchaudhuri, Rajat Subhra Chakraborty (auth.)-High Performance Integer Arithmetic Circuit Design on FPGA_ Architecture, Implementation and Desig
    2020-06-24 08:40:01下载
    积分:1
  • 洗衣机verilog编程
    应用背景本项目采用Verilog实现洗衣机的程序,它可以使用数字LED显示剩余时间。另外,它还可以使用不同的led_shining显示程序,它的运行了。而且我用BASYS2仿真和运行。在这个节目中,我会是有价值的使用几乎所有组件。关键技术有限状态机Verilog  ;ISE熟练的状态控制
    2022-01-27 18:55:26下载
    积分:1
  • FpMultiplier
    说明:  可调矩阵,最大32*32位浮点数乘法矩阵及仿真。(32*32 floating multiplication matrix)
    2021-02-09 00:25:23下载
    积分:1
  • mig_7series_v1_9
    DDR3控制器源码,针对XilinxFPGA的DDR3控制器的源码,已经验证通过。(DDR3 Controller,complete DDR3 controll,have pass verificaion.)
    2016-08-16 09:27:43下载
    积分:1
  • sdram
    数字ic设计,二级缓存,格雷码,深度256,(Digital IC design, two level cache, gray code, depth 256.)
    2018-10-31 10:40:37下载
    积分:1
  • huawei
    华为内部资料,包括verilog电路设计,硬件工程师手册,verilog约束,synplify使用指南等。内容较全面。(Huawei internal information, including verilog circuit design, hardware engineers manual, verilog constraints, synplify use guides. Content more comprehensive.)
    2015-07-11 20:08:52下载
    积分:1
  • lab1
    Verilog lab1 is used for learning vivado
    2017-07-26 23:19:52下载
    积分:1
  • dpll
    用verilog编写的全数字锁相环,包括鉴相器,模K计数器,加减脉冲模块和分频模块,都经过验证(verilog based digital phase lock loop design, including phase detector,mode K counter, increment/decrement counter and frequency divider )
    2014-04-22 08:36:53下载
    积分:1
  • 696516资源总数
  • 106481会员总数
  • 12今日下载