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DDS FPGA开发下的verilog源代码
DDS_AD9854_for FPGA ,FPGA开发下的verilog源代码，信号发生器(DDS_AD9854_for FPGA, verilog source code, signal generator.)
- 2013-01-14 00:13:36下载
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mmuart
简单uart，verilog语言编写，已经经过测试，有需要的可以看看(Simple uart, Verilog language, has been tested, you can see if you need it)
- 2020-06-23 20:00:01下载
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sdram-control-verilog
SDRAM控制器源码，内含完整的控制器verilog源代码和测试代码，超值哈。(This readme file for the SDR SDRAM Controller includes information that was not
incorporated into the SDR SDRAM Controller White Paper v1.1.)
- 2009-12-11 15:01:46下载
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自适应均衡器
自适应均衡器
- 2022-07-13 15:30:18下载
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使用FPGA的FIFO，状态机，乒乓操作等实现了异步UART。
使用FPGA的FIFO，状态机，乒乓操作等实现了异步UART。-The use of FPGA-FIFO, state machine, ping-pong operation to achieve the asynchronous UART.
- 2022-12-07 20:00:03下载
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ZF-SIC_TPA
迫零-串行干扰删除检测的程序，包括16QAM和QPSK(Zero forcing- Interference Cancellation detection procedures, including 16QAM and QPSK)
- 2020-10-23 15:27:22下载
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VHDL描述的自定义交织器
交织器主要是对输入数据按照一定的规则打乱以便减少数据中过长的连0或者连1的出现。交织矩阵为行列矩阵，msgin为输入比特，msgout为交织输出比特，row和rol为交织器的行和列，可以通过改变col改变交织深度。先把输入的比特流数据改变为一个矩阵，再按照一定的方式输出为比特流数据
- 2022-03-15 22:36:53下载
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Single-port-RAM-
单口RAM带CLR信号的verilog程序。很详细的.(Single-port RAM with a CLR signal)
- 2011-08-07 11:27:59下载
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adder.ripple
an 16 bit ripple carry adder
- 2012-11-02 23:20:33下载
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Zedboard
上传的是基于Xilinx的新出的开发板Zedboard的一个简单的知道文档，希望对有关同学有所帮助。(Uploaded a simple know the document based on Xilinx' s new development board Zedboard the hope that some of the students to help.)
- 2012-12-17 15:48:11下载
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