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CODE_VHDL_AUTO COUNTING 0 TO 9(Đếm từ 0 đến 9 hiển thị 1 led 7 đoạn)
- 2022-07-22 09:02:58下载
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卡内基梅陇大学verilog课程讲义-unlocked
说明： verilog讲义
卡内基梅陇大学verilog课程讲义-unlocked
卡内基梅陇大学verilog课程讲义-unlocked(Verilog Course Lectures at Carnegie Mellon, University Verilog Course Lectures at Carnegie Mellon University Verilog Course Lectures at Carnegie Mellon University)
- 2020-06-20 18:00:02下载
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FPGA-root-operation
本文分析比较了实现开方运算的牛顿一莱福森算法、逐次逼近算法、非冗余开方算法种算法,并给出了基于的开方器的实现方法(Root operation FPGA-based implementation.pdf)
- 2012-11-04 01:44:02下载
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可综合的Verilog语法（剑桥大学，影印）
可综合的Verilog语法（剑桥大学，影印）.(A comprehensive Verilog Grammar (University of Cambridge, photocopy).)
- 2018-01-13 00:32:05下载
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bt656_decode
将嵌入式BT656格式数据解码出带行场同步信号的YCbCr422格式数据(Decoding Embedded BT656 Format Data to YCbCr422 Format Data with Field Synchronization Signa)
- 2021-01-28 10:38:35下载
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lagrange
对原信号进行拉格朗日插值运算，实现信号重采样(The original signal Lagrange interpolation operation, to achieve signal resampling)
- 2013-11-02 14:55:10下载
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用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制....
用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制.-with AHDL prepared MAXPULS development. Communications from external clock rate and restriction on the number of data bytes.
- 2022-12-17 02:20:02下载
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基于FPGA的vga显示
实现基于FPGA的vga显示，亲测能编译得过，不同开发版应该要相应改动（PS: 不太了解）
- 2022-08-09 04:41:39下载
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veval
It is vhdl code for defining a finite state machine
- 2009-08-07 18:06:13下载
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以前学习VHDL语言时做的一个电子闹钟程序，可以实现时，分，秒的计时以及定时，校时，闹钟，整点报时的功能。...
以前学习VHDL语言时做的一个电子闹钟程序，可以实现时，分，秒的计时以及定时，校时，闹钟，整点报时的功能。-VHDL language before learning to do procedures in an electronic alarm clock, you can realize hours, minutes and seconds of time and from time to time, school time, alarm clock, the whole point timekeeping function.
- 2022-05-06 21:47:35下载
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