登录
首页 » Verilog » 基于fpga的vga输出灰阶测试图片

基于fpga的vga输出灰阶测试图片

于 2022-09-25 发布 文件大小:8.82 MB
0 161
下载积分: 2 下载次数: 1

代码说明:

使用软件:quartus 2 13.0基于DE2_115实验板vga输出灰阶测试图片          

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 29335-素材(代码)
    说明:  基于fpga的数字图像处理原理及应用源码(The principle and source code of digital image processing based on FPGA)
    2020-07-02 05:00:02下载
    积分:1
  • UVM内存的工作实例
    嗨伙计, 附加的文件包含了完整的工作示例通用验证方法学基于系统VERILOG
    2022-03-16 00:32:53下载
    积分:1
  • en.SPI_EEPROM_Verilog_models_V10
    spi接口的eeprom模型,型号为st公司m65pxx(The eeprom model of spi interface is st company m65pxx)
    2021-01-19 14:28:44下载
    积分:1
  • adrv9009_fmcomms8_sync_test_bash
    说明:  adrv9009的测试平台的测试脚本,适合新人参考(Adrv9009 test platform test script, suitable for new reference)
    2020-08-03 08:50:49下载
    积分:1
  • 基于BASYS2模60计数器
    资源描述 利用实验板实现模六十计数,即00—01—02—03—04—…59—00—01…,并在Basys2实验板的AN1~AN0或(LD7~LD0)上显示。 下载配置文件到实验板BASYS2上,观察验证实验现象。  使用verilog语言设计实现---模六十计数器
    2023-02-17 20:45:03下载
    积分:1
  • BGM benchmark
    // DEFINES `define BITS 32         // Bit width of the operands `define NumPath 34        module bgm(clock,  reset, sigma_a,  sigma_b,  sigma_c, Fn, dw_x, dw_y, dw_z, dt, Fn_out  ); // SIGNAL DECLARATIONS input clock; input reset; input [`BITS-1:0] sigma_a; input [`BITS-1:0] sigma_b; input [`BITS-1:0] sigma_c; input [`BITS-1:0] Fn; input [`BITS-1:0] dw_x; input [`BITS-1:0] dw_y; input [`BITS-1:0] dw_z; input [`BITS-1:0] dt;
    2022-04-09 23:29:23下载
    积分:1
  • 交通灯实现源码verilog
    资源描述 交通灯控制系统主要是实现城市十字交叉路口红绿灯的控制。在现代化的大城市中,十字交叉路口越来越多,在每个交叉路口都需要使用红绿灯进行交通指挥和管理,红、黄、绿灯的转换要有一个准确的时间间隔和转换顺序,这就需要有一个安全、自动的系统对红、黄、绿灯的转换进行管理,本系统就是基于此目的而开发的。
    2022-02-04 18:56:56下载
    积分:1
  • HUAWEI_FPGA
    华为内部资料,华为FPGA全套资料,包括华为的专利设计(Internal information Huawei Huawei FPGA complete information, including Huawei' s patented design)
    2020-12-21 18:19:08下载
    积分:1
  • xilinx读取DEVICE DNA源码
    网上有类似的源码(dna_rd.v)但是有错误,里面第133行起,有两句没有放在begin end 里面,原本执行s6的状态机是有选择的进入s5或s7,而遗漏begin end 是直接进入s7,因此执行错误,dna读取全为0
    2022-10-06 07:35:03下载
    积分:1
  • testbench
    说明:  altera 最新的CYCLONE IV的pci-e核的testbench,VHDL源程序。(altera latest CYCLONE IV of the pci-e core testbench, VHDL source code.)
    2010-04-22 10:20:24下载
    积分:1
  • 696516资源总数
  • 106442会员总数
  • 11今日下载