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Flicker_LED
It s Flicker_LED code.Verilog for MaxV.
- 2013-08-08 10:16:32下载
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kt1
基于FPGA的可控100进制可逆计数器,运行环境maxplus(Controlled 100 hex reversible counter FPGA-based operating environment maxplus)
- 2012-05-17 12:19:54下载
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aFifo
verylog语言编程,为异步flipflop的程序。具有数据传输功能,数据位数可以用户设定(verylog language programming for asynchronous Flipflop procedures. With a data transmission function, data can be user set the median)
- 2007-08-28 10:26:03下载
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BCD-counter
一个2位的BCD码十进制加法计数器电路,输入为时钟信号CLK,进位
输入信号CIN,每个BCD码十进制加法计数器的输出信号为D、C、B、A和进位输出信号COUT,输入时钟信号CLK用固定时钟,进位输入信号CIN.
(A 2-bit BCD code decimal adder counter circuit input as the clock signal CLK, a carry input signal CIN, D, C, B, A, and the carry output signal COUT, each BCD code decimal adder counter' s output signal, the input clock signal CLK Fixed clock, binary input signal CIN.)
- 2020-10-28 19:29:58下载
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Avalon_VGA_Controller
基于ALTERA AVALON BUS 的 VGA Controller 设计(ALTERA AVALON BUS VGA Controller )
- 2014-09-23 21:07:40下载
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Final_final_test
五级流水CPU设计
流水线是数字系统中一种提高系统稳定性和工作速度的方法,广泛应用于高档CPU的架构中。根据MIPS处理器的特点,将整体的处理过程分为取指令(IF)、指令译码(ID)、执行(EX)、存储器访问(MEM)和寄存器会写(WB)五级,对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期,每个时钟周期的上升沿来临时,此指令所代表的一系列数据和控制信息将转移到下一级处理。(Five level flow CPU design)
- 2020-10-18 16:07:26下载
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sha1
利用verilog语言实现了SHA-1机密算法,具体算法与加密芯片ds28e01一致。(Using Verilog to achieve the SHA-1 secret algorithm, the specific algorithm is consistent with the encryption chip ds28e01.)
- 2020-11-08 08:49:47下载
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LS-versus-MMSE
这是基于MIMO-OFDM的同步算法研究的源程序。本程序采用的极大似然估计的方法。(This is based on MIMO-OFDM synchronization algorithm source code. The program uses the method of maximum likelihood estimates.
)
- 2012-12-13 15:32:49下载
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sram_test
is61lv25616简单的verilog程序,完成sram读写(is61lv25616 simple verilog program, complete sram read and write)
- 2013-07-18 11:16:50下载
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使用H57V2562GTR实现的SDRAM代码
使用verilog语言编写的SDRAM读写程序,设置为突发读、突发写、全页读写模式。
- 2022-09-07 23:15:07下载
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