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VHDL
A Full adder using half adder unit in vhdl
- 2010-01-05 11:39:14下载
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nfc
近场通信的verilog描述，包含向量名定义，顶层设计等等的精确描述(Verilog description of near field communication, including the vector name is defined, an accurate description of the top-level design, etc.)
- 2015-08-11 15:27:41下载
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一位十进制可逆计数器的Verilog代码
Verilog实现的一位十进制可逆计数器，可以实现十进制数的加减功能，有仿真图，计数器模数为10，有计数器使能控制，进位输出，具有同步置数和异步清零功能
- 2022-03-15 17:20:35下载
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01_基于ZYNQ的FPGA基础入门
说明： VIVADO SOC 使用文档 基于zynq 7020(vivado soc example text of zynq)
- 2020-06-17 12:00:01下载
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SimpleVOut-master
说明： SimpleVOut (SVO) is a simple set of FPGA cores for creating video signals
in various formats. The cores connect using AXI-streams. Most configurations
(resolution, framerate, colordepth, etc.) are set at compile-time using
Verilog parameters. See svo_defines.vh for details on those parameters.
- 2020-06-24 21:20:01下载
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SRAM
SRAM读写测试实例，每秒钟进行一次单字节的SRAM
读和写操作，用chipscope查看时序波形。(SRAM read and write test instances, each time a single byte SRAM
Read and write operations, use chipscope to see the timing waveform.)
- 2017-09-06 11:43:06下载
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debounce
FPGA按键延时模块，产生key_value和key_flag
可直接例化调用(The key delay module of FPGA)
- 2020-06-22 04:20:02下载
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第七部分 串口Uart通信例程
UART是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接收。在FPGA开发板设计中，UART用来与PC进行通信，包括数据通信，命令和控制信息的传输。实验之前我们先来了解一下Uart的通信协议和传输时序。
- 2023-03-15 16:05:04下载
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译码器的Verilog hdl设计
实验内容1：利用case语句完成3-8线译码器的设计，并在Quartus Ⅱ中输入。
实验内容2：参照实验一完成3-8线译码器的Testbench文件的编写，并在Quartus Ⅱ中输入。
实验内容3：在Quartus Ⅱ中调用Modelsim完成仿真，得到仿真波形。
- 2022-04-30 23:56:35下载
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dpwm
数字pwm，用于数字电源控制， 双环控制电压补偿器传输函数同单环控制传输
函数结构相同，只是对应系数不同，因此补偿器结构相同，电流 ADC 采用流水线 ADC，采样数据经过 4 个时钟周期后得到
量化的数字量。电流 ADC 采用流水线 ADC，采样数据经过 4 个时钟周期后得到
量化的数字量。
- 2022-03-25 19:56:57下载
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