登录
首页 » Verilog » ARM _科拉

ARM _科拉

于 2023-07-26 发布 文件大小:1.29 MB
0 21
下载积分: 2 下载次数: 1

代码说明:

5个arm核arm6_verilog,arm7_verilog_1,arm7_VHDL,Core_arm_VHDL,nnARM01_11_1_3 arm6_verilog.rar 一个最简单的arm内核,verilog写的,有点乱 arm7_verilog_1.rar J. Shin用verilog写的arm7核心,结构良好,简明易懂 nnARM01_11_1_3.zip.zip nnARM开源项目,国防科技大学牛人ShengYu Shen写的,原来放在opencores上,因为写得太好了,后被ARM公司封杀~~这里是目前我能找到的最终版本了~ Core_arm_VHDL.rar VHDL语言实现的arm内核,可以在http://www.opencores.org/project,core_arm下载到,不过还不是非常完整,有些小bug ARM7_VHDL.rar Ruslan Lepetenok用VHDL写的arm内核,也非常不错

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 基于ARM_FPGA的嵌入式数控装置研究_周茉
    基于ARM_FPGA的嵌入式数控装置研究,有具体的方案,思路,程序(ARM_FPGA based embedded CNC device research, there are specific programs, ideas, procedures)
    2018-07-31 12:55:36下载
    积分:1
  • FPGA_SPWM
    说明:  此代码是由FPGA产生SPWM波的代码,简单易懂(use FPGA to generate SPWM)
    2019-02-19 16:12:33下载
    积分:1
  • G.hnMAC层功能代码MPDU ASSEMBLER
    G.hnMAC层功能代码,实现了MPDU的资源调度(G.gn MAC codeG.gn MAC codeG.gn MAC code)
    2011-05-18 11:23:08下载
    积分:1
  • 8比特的约翰逊计数器
    用Verilog语言编写程序实现8比特约翰逊计数器(Write a program in Verilog language to implement the 8 bit Johnson counter.)
    2020-11-29 18:59:27下载
    积分:1
  • 32位-33M 从模式(target)PCI接口参考设计_lattice
    说明:  32位/33M 从模式(target)PCI接口参考设计,Lattice提供。由于PCI时序较复杂,此设计仅能供参考(32/route from the model (target) PCI reference design, Lattice provided. Because PCI timing more complicated, and the design for reference only)
    2005-10-24 19:35:04下载
    积分:1
  • clock_FPGA_verilog
    简易电子钟的设计(verilog HDL)(Simple design of the electronic clock (verilog HDL))
    2012-11-03 10:35:49下载
    积分:1
  • sram
    说明:  FPGA 读写 SRAM 存储块,verilog代码(Read and write SRAM memory block and Verilog code in FPGA)
    2019-08-19 16:03:39下载
    积分:1
  • ALU(算术逻辑单元)
    应用背景它的ALU设计。可以执行7个功能。这是描述在代码。这是一个工作的代码。关键技术关键技术是采用组合技术。它使用行为和门级建模。
    2022-01-25 20:14:28下载
    积分:1
  • 使用DA FIR滤波器
    在此,我设计了一个高面积效率事半功倍,少FIR 滤波器呈现。分布式运算(DA),已被用于 实施的一般版本的不对称位串行方案 FIR滤波器,以4输入的最佳优点基于LUT的 FPGA的结构。此外,我们还推出了 修改在累加器阶段,实现进一步的节约。 所提出的滤波器的设计和与Altera合成 的Quartus II,并实施了的Stratix FPGA器件上。我们的研究结果 相较于以前的LUTless秀降低面积要求 DA架构。
    2023-01-17 04:05:04下载
    积分:1
  • 3Code_for_Medx
    3x3中值滤波器的FPGA实现现(VERILOG)可直接使用。 (3x3 median filter FPGA implementation of the present (VERILOG) can be used directly.)
    2012-07-30 00:49:45下载
    积分:1
  • 696524资源总数
  • 103945会员总数
  • 46今日下载