登录
首页 » Verilog » 模拟Sim的简单代码

模拟Sim的简单代码

于 2022-10-09 发布 文件大小:7.06 kB
0 181
下载积分: 2 下载次数: 1

代码说明:

module example_3_1(A, B, C, D, E);        output D, E;    input  A, B, C;    wire   w1;    and G1(w1, A, B);    not G2(E, C);    or  G3(D, w1, E); endmodule

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • hdlsrc
    GMSK vhdl generated from simulink
    2018-11-12 22:45:36下载
    积分:1
  • 同步FIFO testbench
    有关同步fifo仿真的一个textbench,当写FIFO的时候,一个上升的时钟沿一来,并且写信号有效,读信号无效时,数据逐个写入FIFO存储器中。我们在这里设置FIFO的宽度为4,深度为15。因此在写满FIFO之后,我们让存储器自动产生满信号,而经过仿真波形可知道在满信号有效的时候,读信号有效而写信号无效,数据依次从FIFO中读出,并且读出的顺序正好是写入的先后顺序,实现了“先入先出”。而我们设置下面几个信号的原因就是为了更好的确保FIFO存储器在读空之后不再读,写满之后不再写。需要特别的注意exp_data,对它可以对输出的数据进行对比,从而来看输出的数据是否真的是我们所期待输出的数据
    2023-05-10 13:30:03下载
    积分:1
  • XAPP134_SDRAM_VHDL
    XAPP134 SDRAM VHDL design file
    2011-01-19 09:57:21下载
    积分:1
  • SPI模块设计
    一个串口通信传输的实验程序设计,在一般的通信协议中涉及到数据发送与接收的问题,为了快速实现数据的发送,通常使用的是串行传输的方法,把数据一个一个的发送出去,因此这里设计了一个发送程序。
    2022-04-16 02:51:38下载
    积分:1
  • ex11
    说明:  该模块实现了FPGA的uart串口收发功能(The module realizes UART serial port transceiver function of FPGA)
    2020-09-09 11:58:09下载
    积分:1
  • count16
    说明:  制作16位流水灯,实现LED模块对于拨杆0和1的识别(Making 16-bit pipeline lamp to realize the recognition of dial rod 0 and 1 by LED module)
    2020-06-24 01:20:02下载
    积分:1
  • Verilog的150个经典设计实例
    说明:  Verilog经典实例.包括洗衣机红路灯、兹自动方麦基、等式子可用(Classic examples of Verilog. Including red street lights for washing machines, ZAM, equation availability)
    2021-03-17 16:49:20下载
    积分:1
  • fir48
    48阶FIR设计,采用VHDL语言描述,门级映射……(48-oders FIR design with VHDL language and gate level)
    2021-04-14 19:38:55下载
    积分:1
  • ADC实验
    基于stm32开发平台的,模拟ad采样程序设计,可直接下载使用(stm32 zhijiexiazaishiyong)
    2018-02-02 00:32:43下载
    积分:1
  • 9536
    Xilinx user constraints file for the cpld xc9536 or xc9536xl or xc9572 or xc9572xl
    2012-11-06 11:49:12下载
    积分:1
  • 696518资源总数
  • 106215会员总数
  • 5今日下载