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m_xulie
这是用verilogHDL写的m序列发生器，简单易用，代码非常易读(It is written verilogHDL m sequence generator, easy to use, the code is very easy to read)
- 2015-05-27 20:21:26下载
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cpu32 _加法器
介绍 verilog 语言，用于实现包括乘法计算两个 32 位数字。在码，我输入我的 CWID 和 41411 来验证功能。您可以更改要计算不同的值的十六进制文件。体系结构 ︰ 携带-波纹 + 进位跳跃。
- 2022-07-07 11:54:51下载
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pipelined_fft_64_128_256
用verilog实现64点，128点，256点的fft(64 points, 128 points, and 256 points FFT are implemented with Verilog)
- 2018-05-11 14:57:35下载
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CPU
使用QuartusII软件，利用VHDL语言设计实现CPU,其中包含时序图仿真。(Using software QuartusII, using VHDL language to design the CPU, which contains sequence diagram simulation.)
- 2015-07-22 16:23:52下载
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JIAOTONGDENG
用VERILOG实现 交通灯控制，且运行正确，希望有帮助(Use VERILOG implementation traffic light control, and operation right, hope to have help)
- 2014-01-05 20:38:03下载
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4-code
设计一个十进制计数器，具有显示位置随计数时钟在八个数码管中左右滚动的功能。(Design of a decimal counter, a display position with the count clock in at around eight digital scrolling function.)
- 2016-05-24 17:00:31下载
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verilog spwm
电子设计竞赛中获二等奖，在FPGA中实现的两路自然采样SPWM
- 2022-01-25 20:26:57下载
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可以在运行时更改 PWM 占空比和期间
•作为一个 PWM 或一个定时器工作。
• 16 位的主要计数器。
• PWM/计时器可以选择横臂接口时钟或外部时钟作为工作时钟之间。
• PWM 可以选择专用的责任周期输入或内部寄存器之间作为源的占空比.
•责任比和周期可以在运行时改变。
•主持通过横臂奴隶界面。
•工作时钟可以降低时钟频率到最多 1/65535 或的原始频率。
•期间登记册也作为计时器目标寄存器模块时在定时器模式。
- 2023-07-14 12:15:03下载
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AD9764
一个AD9764的基于FPGA的驱动，希望对有需要的朋友有所帮助(An AD9764 FPGA-based drive, we want to help a friend in need)
- 2013-09-05 01:48:57下载
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AHB2APB Bridge 的Verilog
在AMBA bus 总线中，AHB是高速的总线接口，APB则是低速的总线接口，有些低速的外设不需要接入高速的外设时，便通过桥接的方式接入APB总线中。
- 2022-01-20 22:42:04下载
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