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8 x 8 乘法器
8 x 8 华莱士树乘法器的设计。
乘数接受两个 8 位输入 （x 和 y） 和 16 位 multiplication(product) 的结果。
设计就是要为速度优化.：
我们被要求设计一个 8 × 8华莱士主要由半加法器和全加器的树型乘法器。所以，首先我们设计半加法器和全加法器。
我们需要 8 一半的设计加法器和 48 全加法器即总 56 加法器。因此，我们实例化半加器和全加器的计算每个部分的产品。参数优化的是速度。
- 2022-03-14 21:46:28下载
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aderr 约 4 位
该文件.RAR它有关的4加法proyect - 位这proyect使用，以12和4列，为您proyect。
- 2022-03-05 22:45:11下载
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fpga2
FPGA学习的非常好的资料，希望广大朋友都可以学习学习啊(FPGA to learn very good information, I hope our friends can learn ah)
- 2013-05-28 22:09:28下载
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SOUND_PLAY6
WM8731芯片的音效处理verilog代码，
WM8731芯片是音频ADCDAC芯片(WM8731 audio processing chip verilog code, WM8731 chip audio ADC DAC chip)
- 2013-12-14 14:12:10下载
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Dodge_block
用Verilog实现的基于FPGA的简单避障游戏(A game based on FPGA,using Verilog)
- 2020-07-29 22:38:39下载
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cc
说明： CC217编程序，verilog实现，串行输入串行输出(CC 217 program, to achieve Verilog, serial input serial output)
- 2014-11-29 15:27:30下载
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motor
步进电机驱动，32等级速度，带加减速度控制。verilog编写。(step motor driver,32 level speed.)
- 2020-12-09 16:29:19下载
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turbo_dinter
说明： 电网协议信道解交织器设计FPGA实现，适用于PB16的宽带电力线载波通信(Grid protocol channel deinterleaver design FPGA implementation, suitable for PB16 broadband power line carrier communication)
- 2020-05-08 15:53:18下载
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SOPC PWM IP
阿特拉的AVALON总想上的PWM IP,可以实现占空比和频率的调节，可以接入AVALON总线,通过NIOS 2 CPU进行操作。
- 2022-08-24 00:49:53下载
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pipline_lms_and_rls_verilog
流水线LMS，和RLS算法的Verilog代码，用于自适应信号处理的FPGA实现。(The Verilog code about fir_pipline_lms and fir_rls. They commonly used in adaptive signal processing in FPGA platform.)
- 2021-05-06 20:58:37下载
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