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格雷码转二进制的Verilog程序

于 2022-10-16 发布 文件大小:1.67 kB
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代码说明:

资源描述该代码通过采用Verilog语言中的for循环语句实现了格雷码转二进制代码的功能,不同于网上的代码是该代码进行了修正,通过了ModelSim仿真完全正确,可以用来作为for循环语句的学习

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  • library
    Library OLED SSD1305
    2012-11-01 21:21:26下载
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    本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控 //制器,10个bit是1位起始位,8个数据位,1个结束 //位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实 //现相应的波特率。程序当前设定的div_par 的值是0x145,对应的波特率是 //9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间 //划分为8个时隙以使通信同步. //程序的工作过程是:串口处于全双工工作状态,按动key1,FPGA向PC发送“21 EDA" //字符串(串口调试工具设成按ASCII码接受方式);PC可随时向FPGA发送0-F的十六进制 //数据,FPGA接受后显示在7段数码管上。 //视频教程适合我们21EDA电子的所有学习板(this is a base vhdl for uart progarm.)
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  • AN66806
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  • motor
    步进电机驱动,32等级速度,带加减速度控制。verilog编写。(step motor driver,32 level speed.)
    2020-12-09 16:29:19下载
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  • ahb2wishbone_latest.tar
    AHB to wishbone bridge verilog
    2018-03-06 00:27:11下载
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  • 20753
    基于VHDL的FPGA开发快速入门·技巧·实例 ,电子工程师创新设计必备宝典系列之FPGA开发全攻,未来,FPGA 开 发能力对工程师而言将成为类似C 语言的基础能力之一,面对这样的发展趋势,你还能简单地将FPGA 当成一种逻辑器件吗?还能对FPGA 的发展无动于衷吗?(基于VHDL的FPGA开发快速入门·技巧·实例 )
    2013-12-19 09:33:31下载
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  • uart766
    ---实现的部分VHDL 程序如下。   --- elsif clk1x event and clk1x = 1 then ---if std_logic_vector(length_no) >= “0001” and std_logic_vector(length_no) <= “1001” then -----数据帧数据由接收串行数据端移位入接收移位寄存器---rsr(0) <= rxda --- rsr(7 downto 1) <= rsr(6 downto 0) --- parity <= parity xor rsr(7) --- elsif std_logic_vector(length_no) = “1010” then --- rbr <= rsr --接收移位寄存器数据进入接收缓冲器--- ...... --- end if(--- achieve some VHDL procedure is as follows.--- Elsif clk1x event and then a clk1x = s--- if td_logic_vector (length_no))
    2007-06-02 12:44:31下载
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  • APF_Series_dq0_ad
    串联型有源电力滤波器的 PSCAD仿真,能检测到谐波电压,本仿真的优势是能针对电压跌落或者升高进行自动补偿。(PSCAD simulation of Series type APF (Active Power Filter),this project can dectect the drop of voltage and compensates auomaticly.)
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    ad转换器ads822e/ads822的驱动模块(AD converter ads822e/ads822 driver module)
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