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VHDL
Project manager is reak vhdl old man
- 2015-09-10 10:06:28下载
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w25q80 spi flash的通用读写模块
//功能描述
//这是一个spiflash的控制程序
//写选择和读选择一样时为空操作
//写选择为1并且读选择为0时使用写模式，写模式下有数据命令的选择
//写选择为0并且读选择为1时使用读模式
//命令和数据的输入都是使用data_in
//地址的输入是使用addr
//目前能使用的只有写入8位的命令（通过data_in），写入数据（通过addr和data_in），读出8位数据（addr和data_out）
//使用时不用检测忙位，模块会自动进行检测
//当完成读或者写时信号spifl_over会出现上升沿
//DO、Dio、cs、spi_clk_out对应spiflash的端口
- 2022-05-26 22:19:07下载
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mancheshitebianjiema
用VHDL编写的曼切斯特编解码，适用于以太网上流行的基带传输数字编码。(Manchester encoding and decoding written using VHDL, popular Ethernet baseband transmission of digital coding.)
- 2012-05-25 15:16:35下载
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hard
在Quartus中，利用FPGA例化的存储器实现程序的BOOTLOADER的搬移(In Quartus, the use of FPGA case of memory to achieve the program' s move BOOTLOADER)
- 2020-09-27 20:17:46下载
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FPGASquare-RootRaised-CosineFilter
数字通信系统中, 基带信号的频谱一般较宽, 因此
传递前需对信号进行成形处理, 以改善其频谱特性,使
得在消除码间干扰与达到最佳检测接收的前提下,提高信道的频带利用率。目前,数字系统中常使用的波形成形滤波器有平方根升余弦滤波器、 高斯滤波器等。设计方法有卷积法或查表法, 其中: 卷积法的实现,需要消耗大量的乘法器与加法器,以构成具有一定延时的流水线结构。为降低硬件消耗,文献提出了一种分(FPGA Implementation of Square Root Raised Cosine Pulse Shaping Filter)
- 2011-05-04 21:23:36下载
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基于优先级的调度
我做了一种基于进程的优先级的调度算法。因为调度是最重要的事情现在要执行更快的运行速度。因此我的设计中 verilog 的基础，进程的优先级调度算法。
- 2022-03-12 18:48:45下载
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pps_ketiao_rb2
FPGA程序,使用Verilog语言生成1个脉冲可调的PPS脉冲信号。(FPGA program generates 1 PPS pulse signal, using Verilog language.)
- 2020-06-20 17:00:02下载
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QPSK_modulation
利用FPGA实现QPSK数字调制。编程采用Verilog HDL语言。(By using the FPGA realization of QPSK digital modulation. Use Verilog HDL language programming.
)
- 2016-03-21 19:53:06下载
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道路检测
以Cyclon II 系列芯片EP2C35F672C6N 为核心的开发板，用verilog语言描述高速公路上汽车行驶的状态，检测t时刻高速公路上汽车行驶的是否在当前规定的车道内。
- 2022-07-05 03:48:17下载
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rs-codec-8-16
RS[255,223]纠错码verilog源码，包含编码和解码模块，以及testbench等。(Verilog source code for RS[255,223] encoder and decoder, with testbench included.)
- 2021-04-28 15:58:44下载
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