登录
首页 » VHDL » 基于FPGA的高性能32位浮点FFTIP核的开发,适合fpga工程技术人员参考...

基于FPGA的高性能32位浮点FFTIP核的开发,适合fpga工程技术人员参考...

于 2022-10-24 发布 文件大小:7.16 MB
0 103
下载积分: 2 下载次数: 1

代码说明:

基于FPGA的高性能32位浮点FFTIP核的开发,适合fpga工程技术人员参考-FPGA-based high-performance 32-bit floating-point nuclear FFTIP development, engineering and technical personnel for reference fpga

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 介绍VHDL编程的资料,很详细,值得收藏
    介绍VHDL编程的资料,很详细,值得收藏-vhdl
    2023-01-26 15:25:04下载
    积分:1
  • 利用VHDL实现CPLD(EPM240T100C5)的串口发送程序
    利用VHDL实现CPLD(EPM240T100C5)的串口发送程序-Using VHDL realize CPLD (EPM240T100C5) Serial sending procedures
    2022-12-18 02:35:03下载
    积分:1
  • 数字密码引爆器的输入描述:1、 在开始输入密码以前的等待状态,首先要按READY键,表示目前准备就绪,可以输入数字密码;2、 当引爆事件发生后,应该回到等待状态...
    数字密码引爆器的输入描述:1、 在开始输入密码以前的等待状态,首先要按READY键,表示目前准备就绪,可以输入数字密码;2、 当引爆事件发生后,应该回到等待状态,设置WAIT_T键;3、 如果输入密码不正确,此时要操作READY和WAIT_T是不起作用的,必须由设计人员重新设置到等待状态,设置SETUP键,SETUP为内部按键,操作人员应该不能接触;4、 确定密码输入后,要设计一个点火按键FIRE;-digit passwords detonated"s input Description : one at the start and enter the password before the wait state, according to First READY button, now ready to be imported into digital code; Two, when detonated after the incident, should wait for the state to set up WAIT_T bond; three, if a password is not correct, this time to operate READY WAIT_T and is non-functional, the design must be re-installed to wait for the state, set up SETUP button SETUP internal keys, the operator should not contact; 4 to determine the password, to design a FIRE- ignition keys;
    2022-02-26 18:42:40下载
    积分:1
  • 16x2液晶显示驱动设计的FPGA。
    16X2液晶显示屏的FPGA显示驱动设计。-16x2 LCD display driver design of the FPGA.
    2022-02-27 02:16:22下载
    积分:1
  • Analog-Digital-Wandler
    关于逻辑信号的转变等等的一个程序。还包括显示(Analog-Digital-Wandler)
    2009-11-07 20:20:28下载
    积分:1
  • 展位乘数 VHDL 源代码
    8位有符号编码的整数基改性
    2022-06-14 01:22:33下载
    积分:1
  • altfp_matrix_mult
    浮点数 矩阵乘法模块 verilog语言编写 可直接调用(Floating-point matrix multiplication module can directly call verilog language)
    2013-12-18 15:08:36下载
    积分:1
  • VHDL
    用VHDL语言实现一Mealy型时序电路,并做时序仿真和功能仿真检验正确与否。(Implement a Mealy-type sequential circuits using VHDL language, and do functional simulation and timing simulation test correct.)
    2014-03-20 14:44:28下载
    积分:1
  • THU微纳电子系ic设计课程大作业CNN
    说明:  THU微纳电子系ic设计课程大作业,使用verilog实现CNN加速器,含一层卷积和池化,仿真通过。(a CNN accelerator written in VerilogHDL, including one conv layer and one pooling layer, simulation passed)
    2020-07-06 20:18:57下载
    积分:1
  • count16
    说明:  制作16位流水灯,实现LED模块对于拨杆0和1的识别(Making 16-bit pipeline lamp to realize the recognition of dial rod 0 and 1 by LED module)
    2020-06-24 01:20:02下载
    积分:1
  • 696518资源总数
  • 106161会员总数
  • 5今日下载