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用VHDL语言实现数字钟的设计
用VHDL语言实现数字钟的设计，要求设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则减1。
- 2022-10-28 10:35:04下载
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verilog编写随机数产生源程序，在硬件电路设计中应用广泛。本程序是在LFSR and a CASR 基础上实现的...
verilog编写随机数产生源程序，在硬件电路设计中应用广泛。本程序是在LFSR and a CASR 基础上实现的-random number generator to prepare Verilog source code, in the hardware circuit design applications. This procedure is in the LFSR and a CASR based on the
- 2023-03-24 01:00:04下载
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rs(31-19)
本源代码是RS（31,19）编码器的顶端实现程序和测试程序，此程序可以验证编码器工作与否。此代码，已在ModelSim验证通过。并附上测试时所产生的结果图像。(Source code is RS (31,19) encoder to achieve the top programs and testing procedures, this program can verify the encoder to work or not. This code has been verified in ModelSim. Together with the result when the test images.)
- 2011-05-25 20:59:37下载
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Verilog_HDL源码， Verilog_HDL源码
Verilog_HDL源码， Verilog_HDL源码-Verilog_HDL source, Verilog_HDL FO
- 2022-06-21 00:23:39下载
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5. For the key to enter a password lock, assuming that reset after the seven lam...
5对于进入密码锁的钥匙，假设复位后七节灯显示为" 0"，而使用sw1、sw2两个，则sw2-> sw1-> sw1-> sw2，则表示解锁右侧将导致七节灯显示为" 8"
- 2023-06-12 23:35:07下载
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Verilog code to calculate Sobel
Verilog code to calculate Sobel
- 2022-03-24 08:25:30下载
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在 FPGA 中实现 SPI 接口
在 FPGA，SPI、 I2C 等 ASI，串行接口的实现来武力作为需要实现外围设备之间的接口。这个项目给 VHDL 源代码实施 SPI 接口和他们有关的文件。
- 2022-12-01 01:55:04下载
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实用的程序代码，希望对大家有用，已经调试通过
实用的程序代码，希望对大家有用，已经调试通过-Practical program code, in the hope that useful to everybody, has debugging through
- 2022-09-21 12:35:03下载
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VHDL的基本程序，可以用来驱动键盘，功能强大，虽然和基础
VHDL的基本程序，可以用来驱动键盘，功能强大，虽然和基础-VHDL
- 2022-05-24 06:27:35下载
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BT656_RGB
说明： 将BT656数据流转换成RGB图像格式的数据(Converting BT656 data stream into RGB image format)
- 2021-03-22 09:29:17下载
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