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时钟液晶 DE2 系列
编辑销计划以使其更适合您的 DE2 系列主板。这是一个时钟/计时器，它使用 DE2 液晶显示当前时间。一个基于 vhdl 语言的状态机用于与液晶显示控制器进行通信。Key2 按钮重置时间。所有的 VHDL 源代码是包括在内的。
- 2023-02-28 09:45:03下载
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EDA1_MusicCalculator
音乐计算器，可实现999以下加减法及与非运算功能，并能够播放两段音乐，可下载到FPGA板子上实现。(Music Calculator)
- 2020-08-16 23:38:25下载
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写一个Verilog描述签署4位加法器/减法器。
应用背景写一个Verilog描述签署4位加法器/减法器。该模块fi定义是：模块add4（cout，总和，A，B，CIN，复位，时钟，添加）输入[3:0] A，B；输入CIN，复位，时钟，加；1 / 0 / /添加=表示加法/减法输出[3:0]总和；输出cout；。..模块然后，请将测试设备的fi贴我提供证明的正确性你的设计。什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软的警察关键技术什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝
- 2022-11-12 15:05:04下载
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LDPC_DVB-T2
LDPC encoding code in 1/2code rate for DVB-T2
- 2014-03-11 08:05:18下载
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使用 fifo 来交换不同的时钟
这个项目是一个简单的 ISE14.7 项目，使用 fifo 缓冲区不同 clk 区的资料。我们也做了模拟 ISim 嵌入到 ISE14.7 中。事实上，我们可以做它没有相同宽度提取。写时钟到 fifo 是 62 MHz，而读的时钟是 16.368MHz.In 这个项目，我们做模拟只是为了验证是否提取数据是否正确与否。结果表明，有时每三点，提取了一个样品;有时每四点，提取了一个样本。
这个项目可能在 GPS navagition 系统中使用。
- 2022-02-04 13:36:02下载
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EP2C70F896C6N-pins
将VHDL程序下载到DE2开发板，引脚分配时需要知道的芯片每个引脚功能(VHDL program will be downloaded to the DE2 development board, you need to know when the pin assignments for each pin of the chip functions)
- 2020-12-09 11:09:21下载
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Frame-synchronizer-
原创，帧同步器的Verilog代码，在FPGA上验证实现过，无误。作为通信系统帧传输的仿真，有限状态机同步态和失步态的切换仿真。(Original Verilog code for frame synchronization, verify the implementation on the FPGA, and correct. Frame transmission as the communication system simulation, finite state machine synchronous state and the loss of the switching simulation of gait.)
- 2012-04-01 19:38:54下载
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Verilog计数器、编码器、加法器
verilog编码器、计数器、加法器的程序(Verilog encoder, counter, adder procedures)
- 2019-01-26 21:50:01下载
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译码器的Verilog hdl设计
实验内容1：利用case语句完成3-8线译码器的设计，并在Quartus Ⅱ中输入。
实验内容2：参照实验一完成3-8线译码器的Testbench文件的编写，并在Quartus Ⅱ中输入。
实验内容3：在Quartus Ⅱ中调用Modelsim完成仿真，得到仿真波形。
- 2022-04-30 23:56:35下载
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sd_ctrl
利用verilog实现对SD卡的控制，可以实现对SD卡的读写。(Verilog SD)
- 2020-12-27 21:49:03下载
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