登录
首页 » Verilog » 不使用乘法器的乘法运算

不使用乘法器的乘法运算

于 2022-11-10 发布 文件大小:1.49 kB
0 151
下载积分: 2 下载次数: 1

代码说明:

无需使用任何乘法器乘法运算。乘法是通过使用移位操作,并找出一些乘法创新的想法,无需使用乘数。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 红外
    说明:  一个红外遥控,可以学习其他的红外编码,并存储记忆,并且将学习到的编码发送(An infrared remote control)
    2020-06-25 10:27:32下载
    积分:1
  • a2013_TCAS_NB-LDPC_decoder
    Design of a GF(64)-LDPC Decoder Based on the EMS Algorithm
    2016-06-17 18:04:14下载
    积分:1
  • IPSO
    i have coding for verilogHDL and VHDL. so please i want know that coding..
    2012-04-24 01:01:07下载
    积分:1
  • Verilog LDPC码
    说明:  LDPC码的BP译码verliong程序(BP decoding veriong program of LDPC code)
    2020-03-03 18:14:12下载
    积分:1
  • 查找序列序列中两个相邻1之间的最大间隔
    设计一个能求出一个1之间最大间隙的时序状态机。完成testbench描述,给出综合后的时序仿真结果
    2022-03-15 04:42:42下载
    积分:1
  • 8.8-URAT-VHDL
    URAT VHDL程序与仿真 URAT the VHDL program and Simulation (URAT the VHDL program and Simulation )
    2012-04-09 20:53:45下载
    积分:1
  • 8 x 8 乘法器
    8 x 8 华莱士树乘法器的设计。 乘数接受两个 8 位输入 (x 和 y) 和 16 位 multiplication(product) 的结果。 设计就是要为速度优化.: 我们被要求设计一个 8 × 8华莱士主要由半加法器和全加器的树型乘法器。所以,首先我们设计半加法器和全加法器。 我们需要 8 一半的设计加法器和 48 全加法器即总 56 加法器。因此,我们实例化半加器和全加器的计算每个部分的产品。参数优化的是速度。
    2022-03-14 21:46:28下载
    积分:1
  • ANALYSIS-OF-FULL-ADDER
    DESCRIPTION OF FULL ADDER
    2013-11-12 13:32:19下载
    积分:1
  • cfg9230
    ad9230的配置程序,差分输入输出,verilog(ad9230 configuration program, verilog)
    2021-03-18 19:09:19下载
    积分:1
  • Spartan-6-PCIE_tutorial1
    xilinx Spartan 6 PCIE仿真教程,PIO方式,带有TLP包分析。(XILINX PCIE tutorial device spartan6 PCIE core version V2.4)
    2020-11-23 19:19:33下载
    积分:1
  • 696516资源总数
  • 106442会员总数
  • 11今日下载