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无线发射模块的 SRRC 成型匹配滤波设计 Verilog 代码

于 2022-11-23 发布 文件大小:11.60 kB
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代码说明:

无线发射模块的 SRRC 成型匹配滤波设计 Verilog 代码,包含了所有测试,主模块,可以用在基带调制端,滤波器的滚降系数0.10~0.25,如果那些没有做过这方面的朋友,可以看看实现,和方法,提供一个参考和帮助

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  • 十字路口红绿灯控制
    十字路口红绿灯控制,十字路口红绿灯控制,十字路口红绿灯控制,十字路口红绿灯控制,十字路口红绿灯控制,十字路口红绿灯控制
    2022-01-26 01:34:02下载
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    wallace tree multiplier in verrilog
    2013-03-19 00:15:07下载
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  • key_xiaodou
    说明:  该资料是用vhdl编写的按键消抖程序,按键消抖在使用按键的数字电路中非常重要,如果不对按键信号进行处理,有可能会出现大量错误的按键信号。文件key_xd.vhd是按键消抖程序,文件key_xd.vwf是仿真波形文件。该程序已经通过仿真测试,并且在电路板上调试通过,效果理想。(The information is written in the key consumer vhdl shaking procedures, key consumer shaking in digital circuits using the buttons is very important, if not key signal processing, there may be a lot of the wrong button signal. File key_xd.vhd is key consumer shake procedure is the simulation waveform file key_xd.vwf file. The program has been tested by simulation and debugging in circuit board by, the results are satisfactory.)
    2010-04-26 16:13:57下载
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  • lcd
    lc显示字符,LCD12864带字库,型号:CM12864-12.其相关数据手册可以在百度中搜索“ST7920 系列中文图形液晶模块使用说明书”,里面有详细的介绍。这里就不在多描述。(LCD display character)
    2018-10-04 12:21:03下载
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  • random_num_gen
    通过随机数产生原理进行verilog编程,从而实现FPGA的随机数产生(Through random number generation principle for Verilog programming, so as to achieve the FPGA random number generation)
    2017-07-08 11:55:41下载
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  • core_arm.tar
    ARM7系统IP核的VHDL语言源代码,需要的开发环境是QUARTUS II 6.0。(ARM7 System IP Core VHDL language source code, the need for the development environment is QUARTUS II 6.0.)
    2021-04-20 00:18:51下载
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  • IQ解调器
    我在这方面没有经验verilog.now公司我在做iq解调器项目。所以请提供解调器的verilog代码项目.iq解调器项目包括射频数据、混频器、低通滤波器、同相分量I、正交分量Q。
    2022-03-24 01:05:53下载
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  • READ_SINEX
    读取IGS数据中心提供的sinex文件 并恢复法方程(Read sinex file IGS data centers and to restore normal equation)
    2016-06-18 11:19:14下载
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  • gamefive
    高精度小数除法器设计与实现。 在FPGA开发板上实现小数除法器,输入输出信号N_in [15:0], D_in[15:0],N_in[15:0]小于D_in,即被除数小于除数,输出商Q_out[15:0]中Q[15]一定为0,Q[14:0]为商的小数部分。输入和计算结果通过VGA显示。(Precision fractional divider design and implementation. In the FPGA development board fractional divider, input and output signals N_in [15: 0], D_in [15: 0], N_in [15: 0] less than D_in, ie the dividend is less than the divisor, quotient output Q_out [15: 0] in Q [15] necessarily 0, Q [14: 0] for the business of the fractional part. Input and calculation results display by VGA.)
    2017-01-01 17:32:25下载
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  • fullbridge_double_frequency
    建立了单相的PWM整流器电路闭环控制的仿真模型。版本R2007(The simulation model of the closed-loop control of single-phase PWM rectifier circuit. Version R2007)
    2021-02-02 09:10:00下载
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