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A-VLSI-PROGRESSIVE-CODING-FOR-WAVELET-BASED-IMAGE
this is fpga based vhdl coding and report for wavlet based image compression in vhdl
- 2012-01-13 18:00:29下载
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简单的键盘接口模块程序
一个简单的键盘接口模块程序，对键盘输入的数据和时钟信号进行过滤。过滤后的数据信号PS2Df将被送入两个11位移位寄存器中(A simple keyboard interface module program filters keyboard input data and clock signals. The filtered data signal PS2Df will be fed into two 11-bit displacement registers.)
- 2020-06-24 02:00:02下载
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rs_decode_31
RS码的FPGA编码文件，QUARTUS工程(The RS codes FPGA encoded file, QUARTUS engineering)
- 2013-03-11 19:21:46下载
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FPGA-based-image-acquisition-system
FPGA-based high-speed image acquisition system
- 2016-10-08 11:24:05下载
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CORDIC_vhdl
基于VHDL语言的CORDIC算法实现，用于计算sin(x),cos(x)等，实测可用(Based on VHDL CORDIC algorithm, used to calculate sin (x), cos (x), etc., the measured available)
- 2020-11-27 22:19:31下载
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nerualnetwork
本文为通信专业硕士研究生的毕业论文。主要研究神经网络的FPGA实现及其在网络拥塞控制中的应用。
(In this paper, for the communications professional Master s thesis. Major study of the FPGA realization of neural networks and its application in network congestion control applications.)
- 2008-12-14 01:37:03下载
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变采样滤波器的FPGA实现（25M<-->30.72M变采样）
已经应用到USRP N210中，实现的部分是25M-->30.72M的变采样，以适应LTE协议对物理层的要求，代码已经仿真验证，并且在USRP的板子中实现（XIlinx）
- 2022-08-20 05:07:27下载
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DA模块（TLC5620）、AD模块(TLV1544)
//顶层模块
//本次正弦波频率大约在750-800Hz，没有精确计算，和DA的加载时间有关
module DA_AD
(
clk,
rst_n,
DAC_SCLK,
DAC_DATA,
DAC_LDAC,
DAC_LOAD,
ADC_SDO,
ADC_SDI,
ADC_SCLK,
ADC_EOC,
ADC_CS,
ADC_FS,
led1
);
input clk;
input rst_n;
output DAC_SCLK;
output DAC_DATA;
output DAC_LDAC;
output DAC_LOAD;
//AD相关
input ADC_SDO; //ADC转换完成输出的数据
input ADC_EOC; //ADC的转换完成输出信号
output ADC_SDI; //ADC的输入数据
output ADC_SCLK; //ADC时钟信号
output ADC_CS; //ADC片选,低有效
output ADC_FS; //DSP模式帧起始信号
output led1;
wire DATA_EN;
wire [7:0] Cordic2driver;
wire start;
TLC5620_driver ins_TLC5620_driver
(
.clk(clk),
.rst_n(rst_n),
.DATA_IN(Cordic2driver),
.DATA_EN(DATA_EN),
.
- 2022-02-05 07:51:39下载
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FPGASquare-RootRaised-CosineFilter
数字通信系统中, 基带信号的频谱一般较宽, 因此
传递前需对信号进行成形处理, 以改善其频谱特性,使
得在消除码间干扰与达到最佳检测接收的前提下,提高信道的频带利用率。目前,数字系统中常使用的波形成形滤波器有平方根升余弦滤波器、 高斯滤波器等。设计方法有卷积法或查表法, 其中: 卷积法的实现,需要消耗大量的乘法器与加法器,以构成具有一定延时的流水线结构。为降低硬件消耗,文献提出了一种分(FPGA Implementation of Square Root Raised Cosine Pulse Shaping Filter)
- 2011-05-04 21:23:36下载
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SMBUS总线的verilog实现
实现两个状态机和不同的数据传输方式，按照smbus总线的要求进行调节每位的传输，从起始位到终值位，能够较好的实现
- 2022-03-25 14:06:09下载
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