登录
首页 » Verilog » 赛灵思ddr3控制器

赛灵思ddr3控制器

于 2022-12-27 发布 文件大小:25.56 MB
0 203
下载积分: 2 下载次数: 3

代码说明:

赛灵思ddr3控制器xilinx_ddr3_mig_x32_400mhz,在镁光DDR3上验证通过,位宽32bit,频率800M,改进了时钟生产模块,能够适应任何频率外部时钟。赛灵思ddr3控制器xilinx_ddr3_mig_x32_400mhz,在镁光DDR3上验证通过,位宽32bit,频率800M,改进了时钟生产模块,能够适应任何频率外部时钟。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • VHDL-DDS
    基于FPGA的DDS信号源设计,32位相位累加器,产生可调频率(FPGA-based DDS signal source design, 32-bit phase accumulator to generate tunable frequency)
    2013-06-27 15:16:15下载
    积分:1
  • PCI_arbi
    PCI arbi verilog source code
    2009-03-29 18:04:41下载
    积分:1
  • exp12
    说明:  浙江大学计算机组成实验12指令扩展多周期CPU实现(The implementation of 12 instruction extended multi cycle CPU in Computer Composition Experiment of Zhejiang University)
    2020-10-09 16:17:35下载
    积分:1
  • i2c_reader
    一个采用IIC协议,从ROM里面读数据的接口程序,采用verilog语言,状态机实现。(One with IIC protocol, which read data from ROM interface program, using verilog language, the state machine implementation.)
    2013-07-31 09:25:56下载
    积分:1
  • ces_svtb_2011.12
    synopse sv培训lab,是学习systemverilog非常好的资料,放心下载。(synopsis sv training lab)
    2021-04-19 11:18:51下载
    积分:1
  • 基于FPGA的国密算法SM3实现
    本模块是基于FPGA实现的国密哈希算法SM3,采用verilog语言进行编程。
    2023-05-15 06:00:03下载
    积分:1
  • MVB通信架构和流程图
    MVB架构流程图。MVB开发用,大连海天资料(MVB development, Dalian Haitian data)
    2018-09-17 21:39:23下载
    积分:1
  • FIFO_Buffer(verilog)
    这是一个FIFO_Buffer的verilog代码.(This is a FIFO_Buffer the Verilog code.)
    2021-04-22 13:38:49下载
    积分:1
  • MAX48_cn
    MAX481、MAX483、MAX485、MAX487-MAX491以及 MAX1487是用于RS-485与RS-422通信的低功耗收发器, 每个器件中都具有一个驱动器和一个接收器(The MAX481, MAX483, MAX485 The MAX487-MAX491, and MAX1487 low-power transceivers for RS-485 and RS-422 communication, each device has a drive and a receiver)
    2012-07-10 21:28:46下载
    积分:1
  • chengxu_jieshou
    nrf24l01发送代码,verilog实现NRF24L01通信(NRF24L01 send code, Verilog to achieve NRF24L01 communication)
    2017-08-09 19:04:16下载
    积分:1
  • 696516资源总数
  • 106783会员总数
  • 25今日下载